2004 三月 16 11
飞利浦 半导体 产品 规格
pc-codec saa7108e; saa7109e
FSVGC G1 i/o 框架 同步 输出 至 vgc (optional 输入)
SDAe G2 i/o I
2
c-总线 串行 数据 输入/输出 (encoder)
CBO G3 O composite blanking 输出 至 vgc; 起作用的 低
PIXCLKO G4 O pixel 时钟 输出 至 vgc
V
DDEd
G11 S 3.3 v 数字的 供应 电压 为 附带的 cells (解码器)
IGPH G12 O multi-目的 horizontal 涉及 输出 和 ipd 输出 总线
IGP1 G13 O 一般 目的 输出 信号 1 和 ipd 输出 总线
ITRI G14 i/(o) 可编程序的 控制 信号 为 ipd 输出 总线
PD2 H1 I MSB
−
5 的 encoder 输入 总线 和 c
B
-y-c
R
4 : 2 : 2; 看 Tables 25 至 31 为
管脚 分派
PD1 H2 I MSB
−
6 的 encoder 输入 总线 和 c
B
-y-c
R
4 : 2 : 2; 看 Tables 25 至 31 为
管脚 分派
PD0 H3 I MSB
−
7 的 encoder 输入 总线 和 c
B
-y-c
R
4 : 2 : 2; 看 Tables 25 至 31 为
管脚 分派
V
SSEd
H4 S 数字的 地面 为 附带的 cells (解码器)
V
SSEd
H11 S 数字的 地面 为 附带的 cells (解码器)
ICLK H12 i/o 时钟 为 ipd 输出 总线 (optional 时钟 输入)
TEST0 H13 O scan 测试 输出, 做 不 连接
IDQ H14 O 数据 qualifier 为 ipd 输出 总线
TEST4 J1 O scan 测试 输出, 做 不 连接
TEST5 J2 I scan 测试 输入, 做 不 连接
TEST3 J3 I scan 测试 输入, 做 不 连接
V
DDId
J4 S 3.3 v 数字的 供应 电压 为 核心 (解码器)
V
DDId
J11 S 3.3 v 数字的 供应 电压 为 核心 (解码器)
AMXCLK J12 I 音频的 主控 外部 时钟 输入
ALRCLK J13 (i/)o 音频的 left/正确的 时钟 输出; 能 是 strapped 至 供应 通过 一个 3.3 k
Ω
电阻 至
表明 那 这 default 24.576 MHz 结晶 (alrclk = 0; 内部的 拉-向下)
有 被 replaced 用 一个 32.110 mhz 结晶 (alrclk = 1); 注释 5 和 6
ITRDY J14 I 目标 准备好 输入 为 ipd 输出 总线
XTRI K1 I 控制 信号 为 所有 x 端口 管脚
XPD7 K2 i/o msb 的 xpd 总线
XPD6 K3 i/o MSB
−
1 的 xpd 总线
V
SSId
K4 S 数字的 地面 核心 (解码器)
V
SSId
K11 S 数字的 地面 核心 (解码器)
AMCLK K12 O 音频的 主控 时钟 输出, 必须 是 较少 比 50% 的 结晶 时钟
RTS0 K13 O real-时间 状态 或者 同步 信息 线条 0
ASCLK K14 O 音频的 串行 时钟 输出
XPD5 L1 i/o MSB
−
2 的 xpd 总线
XPD4 L2 i/o MSB
−
3 的 xpd 总线
XPD3 L3 i/o MSB
−
4 的 xpd 总线
V
DDId
L4 S 3.3 v 数字的 供应 电压 为 核心 (解码器)
XRV L5 i/o vertical 涉及 为 xpd 总线
标识 管脚 类型
(1)
描述
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