版权 1998 国家的 半导体 corp. 4
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2.0管脚 描述
表格 1: 管脚 描述
管脚 名字 类型 描述
SCLK 1 5 输出 (斜度 控制). cr16a 总线 接口 系统 时钟 输出.
Vdd 2 数字的 供应 电压
Vss 3 数字的 地面.
PD
7..0
4-11 5 触发-st一个te outpuT. 电源 向下 管脚 7 至 0. pd7,6 有 12 毫安 驱动.
RFCLK 12 5b 输出 (斜度 控制). 10 mhz 时钟 输出. 逻辑 ‘0’ 之后 重置 或者 当 dis-
abled.
MEN1n 13 5 OUTPUT. 加载 使能. 能 是 同步 至 lkd 输入
所以 14 1 触发-st一个te outpuT. 串行 数据 输出.
SK 15 5 OUTPUT. 串行 接口 时钟: 1.152 mhz
LKD 16 1 输入. 锁 发现 输入 为 synchronisation 目的.
RDI 17 相似物 输入. received 数据. 它 是 可编程序的 至 invert 这个 输入.
CMPREF 18 相似物 输入. 比较器 涉及 水平的. 内部 一个 六 位 dac 能 是 连接 至
这个 管脚 至 compensate 为 直流 补偿.
RSSI 19 相似物 输入. 6-位 模数转换器 输入 和 顶峰 支撑 电路系统. 使活动 在 pd0 = 低. 如果 pd0 =
高 这 rssi 输入 将 是 释放 至 地面.
一个VD 20 相似物 供应 电压
AVS 21 相似物 地面
TDO 22 5/相似物 触发-st一个te outpuT. transmit 数据. 能 是 编写程序 至 是 inverted.
p0[0] 或者
UTX
23 2 输入/输出 和 可选择的 拉 向上 电阻. 一般 目的 记忆
编排 i/o 端口 位. uart 数据 输出.
p0[1] 或者
URX
24 3 输入/输出 和 可选择的 拉 向下 电阻. 一般 目的 记忆
编排 i/o 端口 位. uart 数据 输入.
P0[2] 25 2 输入/输出 和 可选择的 拉 向上 电阻. 一般 目的 记忆
编排 i/o 端口 位. 能 是 切换 至 adpcm/codec testpoints.
P0[3] 26 2 输入/输出 和 可选择的 拉 向上 电阻. 一般 目的 记忆
编排 i/o 端口 位.能 是 切换 至 adpcm/codec testpoints.
P0[4] 27 2 输入/输出 和 可选择的 拉 向上 电阻. 一般 目的 记忆
编排 i/o 端口 位. 能 是 切换 至 adpcm/codec testpoints.
P0[5] 28 3 输入/输出 和 可选择的 拉向下 resistor. 一般 目的 记忆
编排 i/o 端口 位. 能 是 切换 至 adpcm/codec testpoints.
P0[6] 29 3 输入/输出 和 可选择的 拉向下 resistor. 一般 目的 记忆
编排 i/o 端口 位. 能 是 切换 至 adpcm/codec testpoints.
P0[7] 30 2 输入/输出 和 可选择的 拉向上 resistor. 一般 目的 记忆
编排 i/o 端口 位. 能 是 切换 至 adpcm/codec testpoints.
P1[0] 31 2 输入/输出 和 可选择的 拉 向上 电阻 和 12 毫安 驱动 电流. 一般
目的 记忆 编排 i/o 端口 位. 能 是 编写程序 至 发生 一个 内部的
中断.
P1[1] 32 2 输入/输出 和 可选择的 拉 向上 电阻 和 12 毫安 驱动 电流. 一般
目的 记忆 编排 i/o 端口 位. 能 是 编写程序 至 发生 一个 内部的
中断.
P1[2] 33 2 输入/输出 和 可选择的 拉 向上 电阻 和 12 毫安 驱动 电流. 一般
目的 记忆 编排 i/o 端口 位. 能 是 编写程序 至 发生 一个 内部的
中断.
P1[3] 34 2 输入/输出 和 可选择的 拉 向上 电阻 和 12 毫安 驱动 电流. 一般
目的 记忆 编排 i/o 端口 位. 能 是 编写程序 至 发生 一个 内部的
中断.
P1[4] 35 2 输入/输出 和 可选择的 拉 向上 电阻 和 12 毫安 驱动 电流. 一般
目的 记忆 编排 i/o 端口 位. 能 是 编写程序 至 发生 一个 内部的
中断.
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