sp9500ds/04 sp9500 12-位, 电压 输出 d/一个 转换器 © 版权 2000 sipex 公司
5
V
输出
V
REF
DAC
121
变换
寄存器
D
在
–
+
–
+
D
在
V
REF
V
输出
V
DAC
V
输出
V
DAC
V
DAC
D
在
WHERE…
=
=
4096
x (v
REF
- agnd) + agnd
()
获得
12
AGND
AGND
DAC
寄存器
DAC
寄存器
图示 1. 详细地 块 图解
使用 这 sp9500
外部 涉及
这 r-2r dac 输入 阻抗 是 代号 depen-
dent 和 是 最小 (11k
Ω
) 在 代号 1365 和
2731. 和, 它 是 nearly 极大的 在 代号 0. 是-
导致 的 这 代号-依赖 nature 的 这 谈及-
ence 输入, 一个 高 质量, 低 输出 imped-
ance 放大器 应当 是 使用 至 驱动 这 v
REF
和 agnd 输入.
串行 时钟 和 更新 比率
这
SP9500
最大 串行 时钟 比率 (sclk)
是 给 用 1/(t
CH
+t
CL
) 这个 是 大概
12.5 mhz. 这 数字的 文字 更新 比率 是 lim-
ited 用 这 碎片 选择 时期, 这个 是 12 x
图示 2. 转移 函数
sclk 时期 加 这 cs 高 脉冲波 宽度 t
CSW
.
这个 是 equal 至 一个 1
µ
s 或者 1 mhz 更新 比率.
不管怎样, 这 dac 安排好 时间 至 12–bits 是 7.5
µ
s, 这个 为 全部 规模 输出 transitions 将
限制 这 更新 比率 至 125 khz.
逻辑 接口
这
SP9500
是 设计 至 是 兼容 和
ttl 和 cmos 逻辑 水平. 不管怎样, 驱动
这 数字的 输入 和 ttl 水平的 信号 将
增加 这 电源 消耗量 的 这 部分 用
300
µ
一个. 在 顺序 至 达到 这 最低 电源
消耗量 使用 栏杆-至-栏杆 cmos 水平 至
驱动 这 数字的 输入.
+0.5 lsb
DNLE
-0.5 lsb
+0.5 lsb
INLE
-0.5 lsb
0 代号 4095
dnle, inle plots
: 点此下载
