tl16c550b, tl16c550bi
异步的 communications 元素
slls136b – january 1994 – 修订 8月 1996
6
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
终端 功能 (持续)
终端
名字
非.
N
非.
FN
非.
PT
i/o
描述
RD1
RD2
21
22
24
25
19
20
I 读 输入. 当 也 输入 是 起作用的 (低 或者 高 各自) 当 这 ace 是 选择, 这 cpu
是 允许 至 读 状态 信息 或者 数据 从 一个 选择 ace 寄存器. 仅有的 一个 的 这些 输入 是
必需的 为 这 转移 的 数据 在 一个 读 运作; 这 其它 输入 应当 是 系 在 它的 inactive 状态
(i.e., rd2 系 低 或者 rd1
系 高).
RI 39 43 41 I 环绕 指示信号. ri是 一个 modem 状态 信号. 它的 情况 能 是 审查 用 读 位 6 (ri) 的 这
modem 状态 寄存器. 位 2 (teri) 的 这 modem 状态 寄存器 indicates 那 这 ri
输入 有
transitioned 从 一个 低 至 一个 高 状态 自从 这 last 读 从 这 modem 状态 寄存器. 如果 这 modem
状态 中断 是 使能 当 这个 转变 occurs, 一个 中断 是 发生.
RTS 32 36 32 O 要求 至 send. 当 起作用的, rtsinforms 这 modem 或者 数据 设置 那 这 ace 是 准备好 至 receive
数据. rts
是 设置 至 它的 起作用的 状态 用 设置 这 rts modem 控制 寄存器 位 和 是 设置 至 它的 inactive
(高) 状态 也 作 一个 结果 的 一个 主控 重置 或者 在 循环 模式 行动 或者 用 clearing 位 1 (rts)
的 这 mcr.
RXRDY 29 32 29 O 接受者 准备好 输出. 接受者 直接 记忆 进入 (dma) signalling 是 有 和 这个 终端.
当 运行 在 这 先进先出 模式, 一个 的 二 类型 的 dma signalling 能 是 选择 使用 这 先进先出
控制 寄存器 位 3 (fcr3). 当 运行 在 这 tl16c450 模式, 仅有的 dma 模式 0 是 允许.
模式 0 支持 单独的-转移 dma 在 这个 一个 转移 是 制造 在 cpu 总线 循环. 模式 1
支持 multitransfer dma 在 这个 多样的 transfers 是 制造 continuously 直到 这 接受者 先进先出
有 被 emptied. 在 dma 模式 0 (fcr0 = 0 或者 fcr0 = 1, fcr3 = 0), 当 那里 是 在 least 一个
character 在 这 接受者 先进先出 或者 接受者 支持 寄存器, rxrdy
是 起作用的 低. 当 rxrdy 有
被 起作用的 但是 那里 是 非 characters 在 这 先进先出 或者 支持 寄存器, rxrdy
变得 inactive (高).
在 dma 模式 1 (fcr0 = 1, fcr3 = 1), 当 这 触发 水平的 或者 这 timeout 有 被 reached, rxrdy
变得 起作用的 (低); 当 它 有 被 起作用的 但是 那里 是 非 更多 characters 在 这 先进先出 或者 支持
寄存器, 它 变得 inactive (高).
SIN 10 11 7 I 串行 数据 输入. 输入 从 一个 连接 communications 设备
SOUT 11 13 8 O composite 串行 数据 输出. 输出 至 一个 连接 交流 设备. sout 是 设置 至 这 标记
(设置) 状态 作 一个 结果 的 主控 重置.
TXRDY 24 27 23 O 传输者 准备好 输出. 传输者 dma signalling 是 有 和 这个 终端. 当 运行 在
这 先进先出 模式, 一个 的 二 类型 的 dma signalling 能 是 选择 使用 fcr3. 当 运行 在
这 tl16c450 模式, 仅有的 dma 模式 0 是 允许. 模式 0 支持 单独的-转移 dma 在 这个 一个
转移 是 制造 在 cpu 总线 循环. 模式 1 支持 multitransfer dma 在 这个 多样的
transfers 是 制造 continuously 直到 这 transmit 先进先出 有 被 filled.
V
CC
40 44 42 5-v 供应 电压
V
SS
20 22 18 供应 一般
WR1
WR2
18
19
20
21
16
17
I 写 输入. 当 也 输入 是 起作用的 (高 或者 低 各自) 和 当 这 ace 是 选择, 这
cpu 是 允许 至 写 控制 words 或者 数据 在 一个 选择 ace 寄存器. 仅有的 一个 的 这些 输入 是
必需的 至 转移 数据 在 一个 写 运作; 这 其它 输入 应当 是 系 在 它的 inactive 状态 (i.e.,
wr2 系 低 或者 wr1
系 高).
XIN
XOUT
16
17
18
19
14
15
i/o 外部 时钟. xin 和 xout 连接 这 ace 至 这 主要的 定时 涉及 (时钟 或者 结晶).
: 点此下载
