管脚 描述
(持续)
标识 函数
MCLK
X
Transmit 主控 时钟. 必须 是 1.536
mhz, 1.544 MHz 或者 2.048 mhz. 将 是
异步的 和 MCLK
R
. 最好的
效能 是 认识到 从
同步的 运作.
FS
X
Transmit 框架 同步 脉冲波 输入 这个
使能 BCLK
X
至 变换 输出 这 PCM
数据 在 D
X
.fs
X
是 一个 8 kHz 脉冲波
train, 看
图示 2
和
图示 3
为
定时 详细信息.
BCLK
X
这 位 时钟 这个 shifts 输出 这 PCM
数据 在 D
X
. 将 相异 从 64 kHz 至
2.048 mhz, 但是 必须 是 同步的
和 MCLK
X
.
D
X
这 触发-状态
®
PCM 数据 输出
这个 是 使能 用 FS
X
.
TS
X
打开 流 输出 这个 脉冲 低
在 这 encoder 时间 slot.
GS
X
相似物 输出 的 这 transmit 输入
放大器. 使用 至 externally 设置 增益.
VF
X
I
−
反相的 输入 的 这 transmit 输入
放大器.
VF
X
I
+
非-反相的 输入 的 这 transmit 输入
放大器.
函数的 描述
电源-向上
当 电源 是 第一 应用, 电源-在 重置 电路系统 最初的-
izes 这 COMBO 和 places 它 在 一个 电源-向下 状态. 所有
非-essential 电路 是 deactivated 和 这 D
X
和 VF
R
O
输出 是 放 在 高 阻抗 states. 至 电源-向上 这
设备, 一个 logical 低 水平的 或者 时钟 必须 是 应用 至 这
MCLK
R
/pdn 管脚
和
FS
X
和/或者 FS
R
脉冲 必须 是
呈现. 因此, 2 电源-向下 控制 模式 是 有.
这 第一 是 至 拉 这 MCLK
R
/pdn 管脚 高; 这 alternative 是
至 支撑 两个都 FS
X
和 FS
R
输入 continuously 低 — 这
设备 将 电源-向下 大概 1 ms 之后 这 last
FS
X
或者 FS
R
脉冲波. 电源-向上 将 出现 在 这 第一 FS
X
或者
FS
R
脉冲波. 这 触发-状态 PCM 数据 输出, D
X
, 将 仍然是
在 这 高 阻抗 状态 直到 这 第二 FS
X
脉冲波.
同步的 运作
为 同步的 运作, 这 一样 主控 时钟 和 位
时钟 应当 是 使用 为 两个都 这 transmit 和 receive
方向. 在 这个 模式, 一个 时钟 必须 是 应用 至 MCLK
X
和 这 MCLK
R
/pdn 管脚 能 是 使用 作 一个 电源-向下
控制. 一个 低 水平的 在 MCLK
R
/pdn powers 向上 这 设备
和 一个 高 水平的 powers 向下 这 设备. 在 也 情况,
MCLK
X
将 是 选择 作 这 主控 时钟 为 两个都 这
transmit 和 receive 电路. 一个 位 时钟 必须 也 是 应用
至 BCLK
X
和 这 BCLK
R
/clksel 能 是 使用 至 选择 这
恰当的 内部的 分隔物 为 一个 主控 时钟 的 1.536 mhz,
1.544 MHz 或者 2.048 mhz. 为 1.544 MHz 运作, 这
设备 automatically compensates 为 这 193rd 时钟 脉冲波
各自 框架.
和 一个 fixed 水平的 在 这 BCLK
R
/clksel 管脚, BCLK
X
将 是
选择 作 这 位 时钟 为 两个都 这 transmit 和 receive
方向.
表格 1
indicates 这 发生率 的 运作
这个 能 是 选择, 取决于 在 这 状态 的 BCLK
R
/
clksel. 在 这个 同步的 模式, 这 位 时钟, BCLK
X
,
将 是 从 64 kHz 至 2.048 mhz, 但是 必须 是 同步的
和 MCLK
X
.
各自 FS
X
脉冲波 begins 这 encoding 循环 和 这 PCM
数据 从 这 previous encode 循环 是 shifted 输出 的 这
使能 D
X
输出 在 这 积极的 边缘 的 BCLK
X
. 之后 8 位
时钟 时期, 这 触发-状态 D
X
输出 是 returned 至 一个 高
阻抗 状态. 和 一个 FS
R
脉冲波, PCM 数据 是 latched
通过 这 D
R
输入 在 这 负的 边缘 的 BCLK
X
(或者 BCLK
R
如果 运动). FS
X
和 FS
R
必须 是 同步的 和
MCLK
x/r
.
表格 1. 选择 的 主控 时钟 发生率
BCLK
R
/clksel
主控 时钟
频率 选择
TP3057 TP3054
Clocked 2.048 MHz 1.536 MHz 或者
1.544 MHz
0 1.536 MHz 或者 2.048 MHz
1.544 MHz
1 2.048 MHz 1.536 MHz 或者
1.544 MHz
异步的 运作
为 异步的 运作, 独立的 transmit 和 receive
clocks 将 是 应用. MCLK
X
和 MCLK
R
必须 是
2.048 MHz 为 这 tp3057, 或者 1.536 mhz, 1.544 MHz 为 这
tp3054, 和 需要 不 是 同步的. 为 最好的 transmis-
sion 效能, 不管怎样, MCLK
R
应当 是 同步的
和 MCLK
X
, 这个 是 容易地 达到 用 应用 仅有的 静态的
逻辑 水平 至 这 MCLK
R
/pdn 管脚. 这个 将 automatically
连接 MCLK
X
至 所有 内部的 MCLK
R
功能 (看 管脚
描述). 为 1.544 MHz 运作, 这 设备 自动地-
cally compensates 为 这 193rd 时钟 脉冲波 各自 框架.
FS
X
开始 各自 encoding 循环 和 必须 是 同步的
和 MCLK
X
和 BCLK
X
.fs
R
开始 各自 解码 循环
和 必须 是 同步的 和 BCLK
R
. BCLK
R
必须 是 一个
时钟, 这 逻辑 水平 显示 在
表格 1
是 不 有效的 在
异步的 模式. BCLK
X
和 BCLK
R
将 运作 从
64 kHz 至 2.048 mhz.
短的 框架 同步 运作
这 COMBO 能 utilize 也 一个 短的 框架 同步 脉冲波 或者 一个
长 框架 同步 脉冲波. 在之上 电源 initialization, 这 设备
假设 一个 短的 框架 模式. 在 这个 模式, 两个都 框架 同步
脉冲, FS
X
和 FS
R
, 必须 是 一个 位 时钟 时期 长, 和
定时 relationships 指定 在
图示 2
. 和 FS
X
高
在 一个 下落 边缘 的 BCLK
X
, 这 next rising 边缘 的
BCLK
X
使能 这 D
X
触发-状态 输出 缓存区, 这个 将
输出 这 sign 位. 这 下列的 七 rising edges 时钟
输出 这 remaining 七 位, 和 这 next 下落 边缘
使不能运转 这 D
X
输出. 和 FS
R
高 在 一个 下落 边缘
的 BCLK
R
(bclk
X
在 同步的 模式), 这 next 下落
边缘 的 BCLK
R
latches 在 这 sign 位. 这 下列的 七
下落 edges 获得 在 这 七 remaining 位. 所有 四 de-
vices 将 utilize 这 短的 框架 同步 脉冲波 在 同步的
或者 异步的 运行 模式.
tp3054-x, tp3057-x
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