TSC2046
15
SBAS265C
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clocked 输出 的 这 tsc2046.
它 是 推荐 那 这 处理器 掩饰 这 中断
PENIRQ
是 有关联的 和 whenever 这 处理器 发送 一个
控制 字节 至 这 tsc2046. 这个 阻止 false triggering
的 中断 当 这
PENIRQ
输出 是 无能 在 这
具体情况 discussed 在 这个 部分.
16 clocks-每-转换
这 控制 位 为 转换 n + 1 能 是 overlapped 和
转换 n 至 准许 为 一个 转换 每 16 时钟 循环,
作 显示 在 图示 11. 这个 图示 也 显示 可能 串行
交流 occurring 和 其它 串行 peripherals 是-
tween 各自 字节 转移 从 这 处理器 至 这 con-
verter. 这个 是 可能, 提供 那 各自 转换 com-
pletes 在里面 1.6ms 的 开始. 否则, 这 信号 那 是
captured 在 这 输入 样本-和-支撑 将 droop 足够的 至
影响 这 转换 结果. 便条 那 这 tsc2046 是 全部地
powered 当 其它 串行 communications 是 带去 放置
在 一个 转换.
PD0
t
BDV
t
DH
t
CH
t
CL
t
DS
t
CSS
t
DV
t
BD
t
BD
t
TR
t
BTR
t
做
t
CSH
DCLK
CS
11DOUT
BUSY
DIN
10
图示 12. 详细地 定时 图解.
图示 13. 最大 转换 比率, 15 clocks-每-转换.
1
DCLK
CS
11DOUT
BUSY
A2SDIN A1 A0
模式
ser/
DFR
PD1 PD0
109876543210 11 10 9 8 7
A1 A0
15 1 15
电源-向下
1
A2SA1A0
模式
PD1 PD0
A2S
ser/
DFR
+V
CC
• 2.7v,
+V
CC
• iovdd • 1.5v,
C
加载
= 50pf
标识 描述 最小值 典型值 最大值 单位
t
ACQ
acquisition 时间 1.5 µs
t
DS
din 有效的 较早的 至 dclk rising 100 ns
t
DH
din 支撑 之后 dclk 高 50 ns
t
做
dclk 下落 至 dout 有效的 200 ns
t
DV
CS
下落 至 dout 使能 200 ns
t
TR
CS
rising 至 dout 无能 200 ns
t
CSS
CS
下落 至 第一 dclk rising 100 ns
t
CSH
CS
rising 至 dclk ignored 10 ns
t
CH
dclk 高 200 ns
t
CL
dclk 低 200 ns
t
BD
dclk 下落 至 busy rising/下落
200 ns
t
BDV
CS
下落 至 busy 使能 200 ns
t
BTR
CS
rising 至 busy 无能 200 ns
表格 vi. 定时 规格, t
一个
= –40°c 至 +85°c.
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