TS5070 管脚 符合实际 (plcc28)
非. 名字 函数
1 地 地面 输入 (+0v)
2VF
R
0 相似物 输出
3V
SS
供应 输入 (-5v)
4 NC 不 连接
5 NC 不 连接
6 IL3 数字的 输入 或者 输出 定义 用 LDR 寄存器 内容
7 IL2 数字的 输入 或者 输出 定义 用 LDR 寄存器 内容
8FS
R
数字的 输入
9D
R
1 数字的 输入 抽样 用 BCLK 下落 边缘
10 D
R
0 数字的 输入 抽样 用 BCLK 下落 边缘
11 CO 数字的 输出 (shifted 输出 在 CCLK rising 边缘)
12 CI 数字的 输入 (抽样 在 CCLK 下落 边缘)
13 CCLK 数字的 输入 (时钟)
14 CS 数字的 输入 (碎片 选择 为 ci/co)
15 MR 数字的 输入
16 BCLK 数字的 输入 (时钟)
17 MCLK 数字的 输入
18 D
X
0 数字的 输出 clocked 用 BCLK rising 边缘
19 D
X
1 数字的 输出 clocked 用 BCLK rising 边缘
20 TS
X
0 打开 流 输出 (牵引的 低 用 起作用的 DX0 时间 slot)
21 TS
X
1 打开 流 输出 (牵引的 低 用 起作用的 DX1 时间 slot)
22 FS
X
数字的 输入
23 IL5 数字的 输入 或者 输出 定义 用 LDR 寄存器 内容
24 IL4 数字的 输入 或者 输出 定义 用 LDR 寄存器 内容
25 IL1 数字的 输入 或者 输出 定义 用 LDR 寄存器 内容
26 IL0 数字的 输入 或者 输出 定义 用 LDR 寄存器 内容
27 V
CC
供应 输入 (+5v)
28 VF
X
I 相似物 输入
混合的
BALANCE
过滤
ENCODER
TX 增益
TX
寄存器
TX 时间 SLOT
Vref
HYBAL 1
HYBAL 2
HYBAL 3
时间-slot
分派
CTL reg.
RX 时间 SLOT
RX
寄存器
RX 增益
解码器
AZ
ts5070/71
接口
LATCHES
获得 DIR
获得 内容.
控制
接口
DX0
DX1
TSX0
TSX1
FSX
BCLK
FSR
DR0
DR1
MCLK
MR
CS
CCLK
CO
CI
vss=-5vvcc=+5v
VFXI
VFRO
地
IL5
IL4
IL3
IL2
IL1
IL0
D94TL135
TS5070 函数的 图解
TS5070 - TS5071
2/32
: 点此下载
