这 western 设计 中心, 公司
w65c02s 数据 薄板
这 western 设计 中心, 公司 w65c02s 数据 薄板 10
3.7
非 连接 (nc)
这 非 连接 (nc) pins 是 不 连接 内部 和 应当 不 是 连接 externally.
3.8
阶段 2 在 (phi2), 阶段 2 输出 (phi2o) 和 阶段 1 输出 (phi1o)
阶段 2 在 (phi2)是 这 系统 时钟 输入 至 这 微处理器 内部的 时钟. 在 这 低 电源 备用物品
模式, phi2 能 是 使保持 在 也 高 或者 低 状态 至 preserve 这 内容 的 内部的 寄存器 自从 这
微处理器 是 一个 全部地 静态的 设计. 这 阶段 2 输出 (phi2o) 信号 是 发生 从 phi2. 阶段 1 输出
(phi1o) 是 这 inverted phi2 信号. 一个 external 振荡器 是 推荐 为 驱动 phi2 和 使用 为 这 主要的
系统 时钟. 所有 生产 测试 定时 是 为基础 在 phi2. phi2o 和 phi1o 是 使用 在 older 系统 为
系统 定时 和 内部的 oscillators 当 一个 外部 结晶 是 使用.
3.9
读/写 (rwb)
这 读/写 (rwb) 输出 信号 是 使用 至 控制 数据 转移. 当 在 这 高 状态, 这 微处理器 是
读 数据 从 记忆 或者 i/o. 当 在 这 低 状态, 这 数据 总线 包含 有效的 数据 至 是 写 从 这
microprocessor 和 贮存 在 这 addressed 记忆 或者 i/o location. 这 rwb 信号 是 设置 至 这 高 阻抗
状态 当 总线 使能 (是) 是 低.
3.10
准备好 (rdy)
一个 低 输入 逻辑 水平的 在 这 准备好 (rdy) 将 halt 这 微处理器 在 它的 电流 状态. returningrdy 至 这
高 状态 准许 这 微处理器 至 continue 运作 下列的 这 next phi2 负的 转变. 这个 bi-
directional 信号 准许 这 用户 至 单独的 -循环 这 微处理器 在 所有 循环 包含 写 循环. 一个 负的
转变 至这 低 状态 较早的 至 这 下落 边缘 的 phi2 将 halt 这 微处理器 和 这 输出 地址 线条
reflecting 这 电流 地址 正在 fetched. 这个 假设 这 处理器 建制 时间 是 符合. 这个 情况 将
仍然是 通过 一个 subsequent phi2 在这个 这 准备好 信号 是 低. 这个 特性 准许 微处理器 接合
和 低-速 记忆 作 好 作 直接 记忆 进入 (dma). 这 wai 操作指南 pulls rdy 低 signaling 这
WAit-为-中断 情况, 因此 rdy 是 一个 bi-directional 管脚. 在这 w65c02 hard 核心 那里 是 一个 wait 输出
信号 那 能 是 使用 在 asic's 因此 removing 这 bi-directional 信号 和 rdy 变为 仅有的 这 输入. 在 此类
一个 situation 这 wai 操作指南 将 拉 wait 低 和 必须 是 使用 外部 的 这 核心 至 拉rdy 低 或者 这
处理器 将 continue 作 如果 这 wai 从不 happened. 这 微处理器 将 是 released 当 rdy 是 高 和
一个 下落 边缘 的 phi2 occurs. 这个 又一次 假设 这 处理器 控制 建制 时间 是 符合. 这 rdy 管脚 有 一个
起作用的 拉-向上, 当 outputting 一个 低 水平的, 这 拉-向上 是 无能. 这 rdy 管脚 能 安静的 是 线 ored.
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