w83195r-08
初步的
发行 释放 日期: 三月. 1999
-4- 修订 0.30
5.3 i
2
c 控制 接口
标识 管脚 i/o 函数
*SDATA 27 i/o 串行 数据 的 i
2
c 2-线 控制 接口 和 内部的
拉-向上 电阻.
*SDCLK 28 在 串行 时钟 的 i
2
c 2-线 控制 接口 和
内部的 拉-向上 电阻.
5.4 fixed 频率 输出
标识 管脚 i/o 函数
ref0 / pci_stop# 3 i/o 14.318mhz 涉及 时钟. 这个 ref 输出 是 这
stronger 缓存区 为 isa 总线 负载.
halt pciclk(0:4) clocks 在 逻辑 0 水平的, 当 输入
低 (在 mobile 模式. 模式=0)
ref1 / *fs2 2 i/o 14.318mhz 涉及 时钟.
latched 输入 为 fs2 在 最初的 电源 向上 为 h/w
selecting 这 输出 频率 的 cpu, sdram 和
pci clocks.
24mhz / *fs0 30 i/o 24mhz 输出 时钟.
latched 输入 为 fs1 在 最初的 电源 向上 为 h/w
selecting 这 输出 频率 的 cpu, sdram 和
pci clocks.
48mhz / *fs1 29 i/o 48mhz 输出 为 usb 在 正常的 运作.
latched 输入 为 fs0 在 最初的 电源 向上 为 h/w
selecting 这 输出 频率 的 cpu, sdram 和
pci clocks.
5.5 电源 管脚
标识 管脚 函数
Vddq1 1 电源 供应 为 ref [0:1] 结晶 和 核心 逻辑.
VddL1 56 电源 供应 为 ioapic 输出, 也 2.5v 或者 3.3v.
VddL2 50 电源 供应 为 cpuclk_f &放大; cpuclk[1:2], 也
2.5v 或者 3.3v.
Vddq2 7,15 电源 供应 为 pciclk_f, pciclk[0:5], 3.3v.
Vddq3 20,37,45 电源 供应 为 sdram_f &放大; sdram[0:15], 和 cpu
pll 核心, 名义上的 3.3v.
Vddq4 31 电源 为 24 &放大; 48mhz 输出 缓存区 和 fixed pll
核心.
Vss 4,10,23,26,34,42,48,
53
电路 地面.
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