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白 电子的 设计 公司 • phoenix az • (602) 437-1520
白 电子的 设计
wed3c7410e16m-400bx
信号 namesignal 名字
信号 namesignal 名字
信号 名字
管脚 numberpin 号码
管脚 numberpin 号码
管脚 号码
ActiveActive
ActiveActive
起作用的
i/oi/o
i/oi/o
i/o
1.8v (7)1.8v (7)
1.8v (7)1.8v (7)
1.8v (7)
2.5v (7)2.5v (7)
2.5v (7)2.5v (7)
2.5v (7)
3.3v (7) 3.3v (7)
3.3v (7) 3.3v (7)
3.3v (7)
SYSCLK C9 — 输入
TA H14 低 输入
TBEN C2 高 输入
TBST A14 低 输出
TCK C11 高 输入
tdi (6) A11 高 输入
TDO A12 高 输出
TEA H13 低 输入
tms (6) B11 高 输入
trst (6) C10 低 输入
TS J13 低 I/O
tsiz[0-2] a13, d10, b12 高 输出
tt[0-4] b13, a15, b16, c14, c15 高 i/O
vdd (2) f6, f8, f9, f11, g7, g10, h4, h6, h8, h9, h11, j6, j8, j9, j11, k7, k10, l6, l8, l9 — 输入 1.8v 1.8v 1.8v
WT D2 低 I/o
P
ACKAGE
P
INOUT
L
ISTING
(
持续
)
注释:
1. 这些 是 测试 信号 为 工厂 使用 仅有的 和 必须 是 牵引的 向上 至 ovdd 为 正常的 机器 运作.
2. ovdd 输入 供应 电源 至 这 i/o 驱动器 和 vdd 输入 供应 电源 至 这 处理器 核心.
3. 至 准许 future l2 cache i/o 接口 电压 改变.
4. 至 准许 处理器 总线 i/0 电压 改变, 提供 这 选项 至 连接 bvsel 至 hreset (选择 2.5v interface) 或者 至 地 (selects 1.8v
接口) 或者 至 ovdd (选择 3.3v 接口).
5. 使用 一个 的 9 存在 非-connects 在 wedc’s wed3c755a8m-300bx.
6. 内部的 拉 向上 在 消逝.
7. ovdd 供应 电源 至 这 处理器 总线, jtag, 和 所有 控制 信号 除了 这 l2 cache 控制 (l2ce, l2we, 和 l2zz);l2ovdd 供应
电源 至 这 l2 cache i/o 接口 (l2addr (0-18], l2data (0-63), l2dp{0-7] 和 l2sync-out) 和 这 l2 控制 signals; l2avdd供应
电源 至 这 ssram 核心 记忆; 和 vdd 供应 电源 至 这 处理器 核心 和 这 pll 和 dll (之后 过滤 至 变为 avdd 和
l2avdd 各自). 这些 columns 提供 作 一个 涉及 为 这 名义上的 电压 supported 在 一个 给 信号 作 选择 用 这bvsel 管脚
配置 和 这 电压 有提供的. 为 真实的 推荐 值 的 vin 或者 供应 电压 看 推荐 运行 conditions.
8. 输出 仅有的 为 7410, 是 i/o 为 750/755.
9. 增强 模式 仅有的.
10. deasserted (牵引的 高) 在 hreset 为 60x 总线 模式.
11. reuses 750/755 drtry, dbis, 和 tlbisync 管脚 (dti1, dti2, 和 emode respectively).
12. unused 输出 在 60x 总线 模式.
13. 连接 至 hreset 至 触发 邮递 电源-在-重置 (por) 内部的 记忆 测试.
14. ignored 在 60x 总线 模式.
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