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9 白 电子的 设计 公司 • (602) 437-1520 • www.whiteedc.com
wed3c7410e16m-400bx
白 电子的 设计
T
能
1: l2cr b
它
S
ETTINGS
BitBit
BitBit
位
NameName
NameName
名字
FunctionFunction
FunctionFunction
函数
0 L2E l2 使能. 使能 l2 cache 运作 (包含 snooping) 开始 和 这 next transaction 这 l2 cache 单位 receives.在之前
enabling 这 l2 cache, 这 l2 时钟 必须 是 配置 通过 l2cr[2clk], 和 这 l2 dll 必须 stabilize. 所有 其它 l2cr 位必须
是 设置 appropriately. 这 l2 cache 将 需要 至 是 invalidated globally.
1 L2PE L2数据 parity checking 使能. 使能 parity 一代 和 checking 为 这 l2 数据 内存 接口. 当 无能, generated
parity 是 总是 zeros. l2 parity 是 supported 用 wedc’s wed3c7410e16m-400bx, 但是 是 依赖 在 应用.
2–3 L2SIZ L2size—should 是 设置 符合 至 这 大小 的 这 private 记忆 设置. 总的 sram 空间 是 2m 字节 (256kx72). 看 l2
cache/private 记忆 配置 表格 在 motorola 用户’s 手工的.
4–6 L2CLK L2时钟 比率 (核心-至-l2 频率 分隔物). specifies 这 时钟 分隔物 比率 为基础 从 这 核心 时钟 频率 那 这
l2 数据 内存 接口 是 至 运作 在. 当 这些 位 是 cleared, 这 l2 时钟 是 stopped 和 这 在-碎片 dll 为 这 l2
接口 是 无能. 为 nonzero 值, 这 处理器 发生 这 l2 时钟 和 这 在-碎片 dll 是 使能. 之后 这 l2 clock
比率 是 选择, 这 dll 必须 stabilize 在之前 这 l2 接口 能 是 使能. 这 结果 l2 时钟 频率 不能 是 慢er
比 这 时钟 频率 的 这 60x 总线 接口.
000 l2 时钟 和 dll 无能
001
÷
1
010
÷
1.5
011
÷
3.5
100 100
100 100
100
÷ ÷
÷ ÷
÷
22
22
2
101
÷
2.5
110
÷
3
111
÷
4
7–8 L2RAM l2 内存 type—configures 这 l2 内存 接口 为 这 类型 的 同步的 srams 使用:
• pipelined (寄存器-寄存器) 同步的 burst srams 那 时钟 地址 在 和 时钟 数据 输出
这 7410 做 不 burst 数据 在 这 l2 cache, 它 发生 一个 地址 为 各自 进入.
10: pipelined (寄存器-寄存器) 同步的 burst sram - 设置 为 wed3c7410e16m-400bx10: pipelined (寄存器-register) 同步的 burst sram - 设置 为 wed3c7410e16m-400bx
10: pipelined (寄存器-寄存器) 同步的 burst sram - 设置 为 wed3c7410e16m-400bx10: pipelined (寄存器-register) 同步的 burst sram - 设置 为 wed3c7410e16m-400bx
10: pipelined (寄存器-寄存器) 同步的 burst sram - 设置 为 wed3c7410e16m-400bx
9 L2DO L2数据 仅有的. 设置 这个 位 enablesÚdata-仅有的 运作 在 这 l2 cache. 当 这个 位 是 设置, 仅有的 transactions 从 这 l1 data
cache 能 是 cached 在 这 l2 cache. l1 操作指南 cache 行动 将 是 serviced 为 操作指南 地址 already 在 这L2
cache; 不管怎样, 这 l2 cache 将 不 是 reloaded 为 l1 操作指南 cache misses. 便条 那 设置 两个都 l2do 和 l2io effectively
locks 这 l2 cache.
10 L2I l2 global invalidate. 设置 l2i invalidates 这 l2 cache globally 用 clearing 这 l2 状态 位. 这个 位 必须 不 是 设置 当 这 l2
cache 是 使能. 看
motorola’s 用户 手工的 为 l2 invalidation 程序.
11 L2CTL L2内存 控制 (zz 使能). 设置 l2ctl 使能 这 自动 运作 的 这 l2zz (低-电源 模式) 信号 为 cache rams.
睡眠 模式 是 supported 用 这
wed3c7410e16m-400bxwed3c7410e16m-400bx
wed3c7410e16m-400bxwed3c7410e16m-400bx
wed3c7410e16m-400bx.当 l2ctl 是 asserted, l2zz asserts automatically 当 这 设备
enters nap 或者 睡眠 模式 和 negates automatically 当 这 设备 exits nap 或者 睡眠 模式. 这个 位 应当 不 是 设置 当 这
设备 是 在 nap 模式 和 snooping 是 至 是 执行 通过 deassertion 的 qack.
12 L2WT L2写-通过. 设置 l2wt 选择 写-通过 模式 (相当 比 这 default 写-后面的 mode) 所以 所有 写 至 这 l2 cache也
写 通过 至 这 系统 总线. 为 这些 写, 这 l2 cache entry 是 总是 marked 作 clean (值 unmodified) 相当 比dirty
(值 修改). 这个 位 必须 从不 是 asserted 之后 这 l2 cache 有 被 使能 作 先前-修改 线条 能 得到 remarked
作 clean (值 unmodified) 在 正常的 运作.
13 L2TS L2测试 支持. 设置 l2ts 导致 cache 块 pushes 从 这 l1 数据 cache 那 结果 从
dcbf dcbf
dcbf dcbf
dcbf和
dcbst dcbst
dcbst dcbst
dcbst说明 至 是
写 仅有的 在 这 l2 cache 和 marked 有效的, 相当 比 正在 写 仅有的 至 这 系统 总线 和 marked invalid 在 这 l2cache
在 情况 的 hit. 这个 位 准许 一个
dcbdcb
dcbdcb
dcbz/
dcbf dcbf
dcbf dcbf
dcbf操作指南 sequence 至 是 使用 和 这 l1 cache 使能 至 容易地 initialize 这 l2 cache
和 任何 地址 和 数据 信息. 这个 位 也 keeps
dcbz dcbz
dcbz dcbz
dcbz说明 从 正在 broadcast 在 这 系统 和 单独的-跳动
cacheable store misses 在 这 l2 从 正在 写 至 这 系统 总线.
14–15 L2OH L2输出 支撑. 这些 位 配置 输出 支撑 时间 为 地址, 数据, 和 控制 信号 驱动 至 这 l2 数据 rams.
01: 0.8ns 支撑 时间 - 设置 为 wed3c7410e16m-400bx01: 0.8ns 支撑 时间 - 设置 为 wed3c7410e16m-400bx
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