WM8753L
先进的 信息
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ai rev 3.1 六月 2004
15
音频的 接口 定时 – 从动装置 模式
图示 3 数字的 音频的 数据 定时 – 从动装置 模式
测试 情况
dcvdd = 1.42v, dbvdd = avdd = hpvdd = spkrvdd = pllvdd = 3.3v, dgnd = agnd = pllgnd = 0v, t
一个
= +25
o
c,
从动装置 模式, fs = 48khz, mclk = 256fs, 24-位 data, 除非 否则 stated.
参数 标识 最小值 典型值 最大值 单位
音频的 数据 输入 定时 信息
bclk / vxclk 循环 时间
t
BCY
50 ns
bclk / vxclk 脉冲波 宽度 高
t
BCH
20 ns
bclk / vxclk 脉冲波 宽度 低
t
BCL
20 ns
lrc / vxfs 设置-向上 时间 至 bclk / vxclk rising 边缘
t
LRSU
10 ns
lrc / vxfs 支撑 时间 从 bclk / vxclk rising 边缘
t
LRH
10 ns
dacdat / vxdin 支撑 时间 从 bclk / vxclk rising
边缘
t
DH
10 ns
adcdat / vxdout 传播 延迟 从 bclk /
vxclk 下落 边缘
t
DD
10 ns
便条:
1. bclk / vxclk 时期 应当 总是 是 更好 比 或者 equal 至 mclk / vxclk 时期.
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