生产 数据
WM8150
w
PD Rev 3.0 十一月 2002
9
定时 控制
s/h
4-位
RLC DAC
CL
+
+
-
至 补偿 DAC
RLC CDS
从 控制
接口
s/h
V
S
R
S
从 控制
接口
MCLK VSMP
输入 抽样
块
CDS
C
在
VINP
vrlc/
VBIAS
2
1
EXTERNALVRLC
VRLCEXT
图示 4 重置 水平的 夹紧 和 CDS 电路系统
重置 水平的 夹紧 是 控制 用 寄存器 位 rlcint. 图示 5 illustrates 这 效应 的 这
RLCINT 位 为 一个 典型 CCD 波形, withCL 应用 在 这 重置 时期.
这 RLCINT 寄存器 位 是 抽样 在 这 积极的 边缘 的 MCLK 那 occurs 在 各自 VSMP
脉冲波. 这 抽样 水平的, 高 (或者 低) 控制 这 存在 (或者 absence) 的 这 内部的 CL 脉冲波 在
这 next 重置 水平的. 这 位置 的 CL 能 是 调整 用 使用 控制 位 cdsref[1:0] (图示 6).
MCLK
VSMP
acyc/rlc
或者 RLCINT
CL
(cdsref = 01)
输入 VIDEO
1X X 0X X 0
RGB RGB
非 RLC 在 这个 PixelRLC 在 这个 Pixel
可编程序的 延迟
RGB
图示 5 Relationship 的 rlcint, MCLK 和 VSMP 至 内部的 Clamp 脉冲波, CL
这 vrlc/vbias 管脚 能 是 驱动 内部 用 一个 4-位 DAC (rlcdac) 用 writing 至 控制 位
rlcv[3:0]. 这 RLCDAC 范围 和 步伐 大小 将 是 增加 用 writing 至 控制 位
rlcdacrng. alternatively, 这 vrlc/vbias 管脚 能 是 驱动 externally 用 writing 至 控制 位
VRLCEXT 至 使不能运转 这 RLCDAC 和 然后 应用 一个 d.c. 电压 至 这 管脚.
cds/非-cds 处理
为 CCD 类型 输入 信号, 这 信号 将 是 processed 使用 cds, 这个 将 除去 pixel-用-pixel
一般 模式 噪音. 为 CDS 运作, 这 video 水平的 是 processed 和 遵守 至 这 video 重置
水平的, regardless 的 whether RLC 有 被 执行. 至 样本 使用 cds, 控制 位 CDS 必须
是 设置 至 1 (default), 这个 控制 转变 2 (图示 4) 和 导致 这 信号 涉及 至 来到 从
这 video 重置 水平的. 这 时间 在 这个 这 重置 水平的 是 抽样, 用 时钟 R
s
/cl, 是 可调整的 用
程序编制 控制 位 cdsref[1:0], 作 显示 在 图示 6.
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