54sx 家族 fpgas
4 v3.1
sx 家族 architecture
这 sx 家族 architecture 是 设计 至 satisfy
next-一代 效能和 integration (所需的)东西
为 生产-容积 designs 在 一个 broad 范围 的
产品.
可编程序的 interconnect 元素
这 sx 家族 提供 效率高的使用 的 硅 用 locating 这
routing interconnect resources 在 这 metal 2 (m2)
和 metal 3 (m3) layers (图示 1). 这个 完全地
排除 这 途径 的routing 和 interconnect
resources 在 逻辑 modules (作 执行 在 sram
fpgas 和 previous generations 的 antifuse fpgas), 和
使能 这 全部 floor 的 这设备 至 是spanned 和 一个
uninterrupted grid的 逻辑 modules.
interconnection 在 这些 逻辑 modules 是 达到
使用 actel’s 专利的 metal-至-metal 可编程序的
antifuse interconnect elements, 这个 是 embedded
在 这 m2 和 m3 layers. 这 antifuses 是 正常情况下
打开 电路 和, 当 编写程序, 表格 一个 永久的
低-阻抗 连接.
这 极其 小 大小 的这些 interconnect elements
给 这 sx 家族 abundantrouting resources 和 提供
极好的 保护 相反 设计 pirating. 反转
engineering 是 virtually impossible 因为 它 是 极其
difficult 至 distinguish 在 编写程序 和
unprogrammed antifuses, 和 那里 是 非 配置
bitstream 至 intercept.
additionally, 这 interconnect(i.e., 这 antifuses 和 metal
轨道) 有 更小的 电容 和 更小的 阻抗 比
任何 其它 设备 的 类似的 capacity, leading 至 这 fastest
信号 传播 在 这 工业.
逻辑 单元 设计
这 sx 家族 architecture 是 描述 作 一个
“sea-的-modules” architecture因为 这 全部 floor 的
这 设备 是 covered 和 一个 grid 的 逻辑 modules 和
virtually 非 碎片 范围 lost 至 interconnect elements 或者
routing. actel’s sx 家族提供 二 类型 的 逻辑
modules, 这 寄存器 cell (r-cell) 和 这 combinatorial
cell (c-cell).
这 r-cell 包含 一个 flip-flop featuring 异步的 clear,
异步的 preset, 和 时钟使能 (使用 这 s0 和 s1
线条) 控制 信号 (图示 2 在 页 5). 这 r-cell
寄存器 特性 可编程序的 时钟 极性 可选择的 在
一个 寄存器-用-寄存器 基准. 这个 提供 额外的
flexibility 当 准许 mapping 的 synthesized 功能
在 这 sx fpga. 这 时钟源 为 这 r-cell 能 是
选择 从 也 这 hard-连线的 时钟 或者 这 routed 时钟.
图示 1 •
sx 家族 interconnect elements
硅 基质
tungsten plug
联系
metal 1
metal 2
metal 3
routing 轨道
amorphous 硅/
dielectric antifuse
tungsten plug 通过
tungsten plug 通过
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