CXA2112R_集成电路资料查询网

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CXA2112R
50 MCLK
51 mclk/
I
PECL
差别的
点 时钟 输入.
20k
1k
V
DD
V
DD
10µ
V
DD
50
51
20k
1k
100µ
52 inv_cnt
I
高:
≥
2.5v
低:
≤
0.8v
点 时钟 阶段 invert
控制.
V
DD
V
DD
2k
52
10µ
54 clk_输出
55 clk_输出/
I
V
DD
– 0.3v
至 v
DD
阶段 调整 点 时钟
输出.
62
PRG
I
高:
≥
2.5v
低:
≤
0.8v
horizontal 同步 信号 prg
输入.
谈及 至 定时 chart.
59 clk_在
I
61
clk_在/
I
V
DD
– 0.3v
至 v
DD
在-碎片 定时 发生器
时钟 输入.
连接 直接地 至 管脚 54
和 55.
55
1m
V
DD
V
DD
54
V
DD
V
DD
100µ
V
DD
V
DD
59
61
2k
2k
145
145
V
DD
V
DD
145
V
DD
150k
50k
50k
62
管脚
非.
标识 i/o
标准
电压 水平的
相等的 电路 描述

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– 7 – CXA2112R 50 MCLK 51 mclk/ I PECL 差别的点时钟输入. 20k 1k V DD V DD 10µ V DD 50 51 20k 1k 100µ 52 inv_cnt I 高: ≥ 2.5v 低: ≤ 0.8v 点时钟阶段 invert 控制. V DD V DD 2k 52 10µ 54 clk_输出 55 clk_输出/ I V DD – 0.3v 至 v DD 阶段调整点时钟输出. 62 PRG I 高: ≥ 2.5v 低: ≤ 0.8v horizontal 同步信号 prg 输入. 谈及至定时 chart. 59 clk_在 I 61 clk_在/ I V DD – 0.3v 至 v DD 在-碎片定时发生器时钟输入. 连接直接地至管脚 54 和 55. 55 1m V DD V DD 54 V DD V DD 100µ V DD V DD 59 61 2k 2k 145 145 V DD V DD 145 V DD 150k 50k 50k 62 管脚非. 标识 i/o 标准电压水平的相等的电路描述

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