CXA3106Q_集成电路资料查询网

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CXA3106Q
外部 vco 输入.
可编程序的 计数器 测试 输入
(控制 用 一个 控制 寄存器).
当 使用 这 vco ttl 输入, 打开
这 管脚 3 vcoh 和 管脚 4 vcol
pecl 输入.
阶段 探测器 使不能运转 信号.
起作用的 高. 当 这个 管脚 是 高, 这
阶段 探测器 输出 是 使保持. 这个 管脚
变得 至 高 水平的 当 打开.
(看 这 支撑 定时 chart.)
同步 输入.
当 使用 这 同步 ttl 输入,
打开 这 管脚 7 synch 和 管脚 8
syncl pecl 输入.
这 同步 信号 能 是 切换
在 积极的/负的 极性 用
一个 控制 寄存器.
控制 信号 (使能) 为 设置 这
内部的 寄存器.
当 senable 是 低, 寄存器 能
是 写; 当 高, 寄存器 能 是
读.
(看 这 控制 寄存器 表格 和
控制 定时 chart.)
控制 信号 (时钟) 为 设置 这
内部的 寄存器.
当 senable 是 低, sdata 是
承载 至 这 寄存器 在 这 rising
边缘 的 sclk.
当 senable 是 高, 这 寄存器
内容 是 输出 从 serout 在
这 下落 边缘 的 sclk.
(看 这 控制 寄存器 表格 和
控制 定时 chart.)
控制 信号 (数据) 为 设置 这
内部的 寄存器.
(看 这 控制 寄存器 表格 和
控制 定时 chart.)
可编程序的 计数器 测试 输入.
这个 管脚 是 正常情况下 打开 状态 和
高. 寄存器 内容 能 是 承载
立即 至 可编程序的 计数器
用 设置 tload 低 在 这
可编程序的 计数器 测试 模式.
5
6
9
10
11
12
13
VCO
支撑
同步
SENABLE
SCLK
SDATA
TLOAD
TTL
TTL
TTL
TTL
TTL
TTL
TTL
I
I
I
I
I
I
I
5
6
9
10
12
13
r/2
r
2r
1.5v
IOV
CC
IOGND
11
管脚
非.
标识 i/o
涉及
电压 水平的
相等的 电路 描述

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– 7 – CXA3106Q 外部 vco 输入. 可编程序的计数器测试输入 (控制用一个控制寄存器). 当使用这 vco ttl 输入, 打开这管脚 3 vcoh 和管脚 4 vcol pecl 输入. 阶段探测器使不能运转信号. 起作用的高. 当这个管脚是高, 这阶段探测器输出是使保持. 这个管脚变得至高水平的当打开. (看这支撑定时 chart.) 同步输入. 当使用这同步 ttl 输入, 打开这管脚 7 synch 和管脚 8 syncl pecl 输入. 这同步信号能是切换在积极的/负的极性用一个控制寄存器. 控制信号 (使能) 为设置这内部的寄存器. 当 senable 是低, 寄存器能是写; 当高, 寄存器能是读. (看这控制寄存器表格和控制定时 chart.) 控制信号 (时钟) 为设置这内部的寄存器. 当 senable 是低, sdata 是承载至这寄存器在这 rising 边缘的 sclk. 当 senable 是高, 这寄存器内容是输出从 serout 在这下落边缘的 sclk. (看这控制寄存器表格和控制定时 chart.) 控制信号 (数据) 为设置这内部的寄存器. (看这控制寄存器表格和控制定时 chart.) 可编程序的计数器测试输入. 这个管脚是正常情况下打开状态和高. 寄存器内容能是承载立即至可编程序的计数器用设置 tload 低在这可编程序的计数器测试模式. 5 6 9 10 11 12 13 VCO 支撑同步 SENABLE SCLK SDATA TLOAD TTL TTL TTL TTL TTL TTL TTL I I I I I I I 5 6 9 10 12 13 r/2 r 2r 1.5v IOV CC IOGND 11 管脚非. 标识 i/o 涉及电压水平的相等的电路描述

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