xc18v00 序列 在-系统 可编程序的 配置 proms
ds026 (v4.0) 六月 11, 2003
www.xilinx.com
9
产品 规格
1-800-255-7778
R
连接 配置 proms
连接 这 fpga 设备 和 这 配置 prom
(看图示 5和图示 6).
•
这 数据 输出(s) 的 这 prom(s) 驱动 这 d
在
输入 的 这 含铅的 fpga 设备.
•
这 主控 fpga cclk 输出 驱动 这 clk 输入(s)
的 这 prom(s) (在 主控-串行 和
主控-selectmap 模式 仅有的).
•
这 ceo
输出 的 一个 prom 驱动 这 ce输入 的 这
next prom 在 一个 daisy chain (如果 任何).
•
这 oe/重置
管脚 的 所有 proms 是 连接 至
这 init
管脚 的 所有 fpga 设备. 这个 连接
assures 那 这 prom 地址 计数器 是 重置 在之前
这 开始 的 任何 (re)配置, 甚至 当 一个
reconfiguration 是 initiated 用 一个 v
CCINT
glitch.
•
这 prom ce
输入 能 是 驱动 从 这 完毕 管脚.
这 ce
输入 的 这 第一 (或者 仅有的) prom 能 是 驱动
用 这 完毕 输出 的 所有 目标 fpga 设备,
提供 那 完毕 是 不 permanently grounded. ce
能 也 是 permanently 系 低, 但是 这个 keeps 这
数据 输出 起作用的 和 导致 一个 unnecessary 供应
电流 的 10 毫安 最大.
•
从动装置-并行的/selectmap 模式 是 类似的 至 从动装置 串行
模式. 这 数据 是 clocked 输出 的 这 prom 一个 字节
每 cclk instead 的 一个 位 每 cclk 循环. 看 fpga
数据 薄板 为 特定的 配置 (所需的)东西.
初始的 fpga 配置
这 xc18v00 设备 包含 一个 管脚 named cf那 是
controllable 通过 这 jtag config 操作指南. execut-
ing 这 config 操作指南 通过 jtag 脉冲 这 cf
低 once 为 300-500 ns, 这个 resets 这 fpga 和 ini-
tiates 配置.
这 cf
管脚 必须 是 连接 至 这 程序管脚 在 这
fpga(s) 至 使用 这个 特性.
这 impact 软件 能 也 公布 一个 jtag config
command 至 initiate fpga 配置 通过 这
“
加载
FPGA
”
设置.
这 20-管脚 包装 做 不 有 一个 专心致志的 cf
管脚. 为
20-管脚 包装, 这 cf --> d4 设置 能 是 使用 至 route
这 cf
管脚 函数 至 管脚 7 仅有的 如果 这 并行的 输出 模式
是
不
使用.
selecting 配置 模式
这 xc18v00 accommodates 串行 和 并行的 方法
的 配置. 这 配置 模式 是 可选择的
通过 一个 用户 控制 寄存器 在 这 xc18v00 设备. 这个
控制 寄存器 是 accessible 通过 jtag, 和 是 设置 使用
这
“
并行的 模式
”
设置 在 这 xilinx impact 软件.
串行 输出 是 这 default 配置 模式.
主控 串行 模式 summary
这 i/o 和 逻辑 功能 的 这 configurable 逻辑 块
(clb) 和 它们的 有关联的 interconnections 是 estab-
lished 用 一个 配置 程序. 这 程序 是 承载
也 automatically 在之上 电源 向上, 或者 在 command,
取决于 在 这 状态 的 这 三 fpga 模式 管脚. 在
主控 串行 模式, 这 fpga automatically 负载 这 con-
figuration 程序 从 一个 外部 记忆. xilinx proms
是 设计 至 accommodate 这 主控 串行 模式.
在之上 电源-向上 或者 reconfiguration, 一个 fpga enters 这 mas-
ter 串行 模式 whenever 所有 三 的 这 fpga 模式-选择
管脚 是 低 (m0=0, m1=0, m2=0). 数据 是 读 从 这
prom sequentially 在 一个 单独的 数据 线条. 同步 是
提供 用 这 rising 边缘 的 这 temporary 信号 cclk,
这个 是 发生 用 这 fpga 在 配置.
主控 串行 模式 提供 一个 简单的 配置 inter-
面向. 仅有的 一个 串行 数据 线条, 一个 时钟 线条, 和 二 控制
线条 是 必需的 至 配置 一个 fpga. 数据 从 这
prom 是 读 sequentially, accessed 通过 这 内部的
地址 和 位 counters 这个 是 incremented 在 每
有效的 rising 边缘 的 cclk. 如果 这 用户-可编程序的,
双-函数 d
在
管脚 在 这 fpga 是 使用 仅有的 为 configu-
限定, 它 必须 安静的 是 使保持 在 一个 定义 水平的 在 正常的
运作. 这 xilinx fpga families 引领 小心 的 这个 自动-
matically 和 一个 在-碎片 拉-向上 电阻.
cascading 配置 proms
为 多样的 fpgas 配置 作 一个 串行 daisy-chain, 或者 一个
单独的 fpga 需要 大 配置 memories 在 一个
串行 或者 selectmap 配置 模式, 倾泻 proms
提供 额外的 记忆 (图示 5). 多样的 xc18v00
设备 能 是 concatenated 用 使用 这 ceo
输出 至
驱动 这 ce
输入 的 这 downstream 设备. 这 时钟
输入 和 这 数据 输出 的 所有 xc18v00 设备 在 这
chain 是 interconnected. 之后 这 last 数据 从 这 第一
prom 是 读, 这 next 时钟 信号 至 这 prom asserts 它的
CEO
输出 低 和 驱动 它的 数据 线条 至 一个 高-imped-
ance 状态. 这 第二 prom recognizes 这 低 水平的 在
它的 ce
输入 和 使能 它的 数据 输出. 看图示 7.
之后 配置 是 完全, 地址 counters 的 所有 cas-
caded proms 是 重置 如果 这 prom oe/重置
管脚 变得
低 或者 ce
变得 高.
: 点此下载
