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versaring i/o 接口
这 接口 在 这 iobs 和 核心 逻辑 有 被
redesigned 在 这 xc5200 家族. 这 iobs 是
完全地 decoupled 从 这 核心 逻辑. 这 xc5200
iobs 包含 专心致志的 boundary-scan 逻辑 为 增加
板-水平的 testability, 但是 做 不 包含 输入 或者 输出
寄存器. 这个 approach 准许 一个 最大 号码 的
iobs 至 是 放置 周围 这 设备, improving 这 i/o-至-
门 比率 和 减少 这 费用 每 i/o. 一个 “freeway” 的
interconnect cells surrounding 这 设备 形式 这
versaring, 这个 提供 连接 从 这 iobs 至
这 内部的 逻辑 这些 incremental routing resources
提供 abundant 连接 从 各自 iob 至 这
最近的 versablock, 在 增加 至 longline 连接
surrounding 这 设备. 这 versaring 排除 这
historic trade-止 在 高 逻辑 utilization 和 管脚
placement flexibility. 这些 incremental 边缘 resources
给 用户 增加 flexibility 在 preassigning (i.e.,
locking) i/o 管脚 在之前 完成 它们的 逻辑 设计.
这个 能力 accelerates 时间-至-market, 自从 pcbs 和
其它 系统 组件 能 是 制造的
concurrent 和 这 逻辑 设计.
一般 routing 矩阵变换
这 grm 是 functionally 类似的 至 这 转变 matrices
建立 在 其它 architectures, 但是 它 是 novel 在 它的 tight
连接 至 这 逻辑 resources 包含 在 这
versablocks. 先进的 simulation tools 是 使用 在
这 开发 的 这 xc5200 architecture 至 决定
这 最优的 水平的 的 routing resources 必需的. 这
xc5200 家族 包含 六 水平 的 interconnect
hierarchy — 一个 序列 的 单独的-长度 线条, 翻倍-长度
线条, 和 longlines 所有 routed 通过 这 grm. 这
直接 connects, lim, 和 逻辑-cell feedthrough 是
包含 在里面 各自 versablock. 全部地 这
xc5200 interconnect, 一个 efficient multiplexing scheme, 在
结合体 和 tlm, 是 使用 至 改进 这 整体的
efficiency 的 硅 用法.
效能 overview
这 xc5200 家族 有 被 benchmarked 和 许多
设计 运动 同步的 时钟 比率 向上 至 40 mhz. 这
效能 的 任何 设计 取决于 在 这 电路 至 是
执行, 和 这 延迟 通过 这 combinatorial 和
sequential 逻辑 elements, 加 这 延迟 在 这 interconnect
routing. 表格 4 显示 一些 效能 号码 为
代表 电路, 使用 worst-情况 定时 参数
为 这 engineering 样本 (es) 速 等级. 一个 粗糙的
估计 的 定时 能 是 制造 用 假设 6 ns 每 逻辑
水平的, 这个 包含 直接-连接 routing 延迟. 更多
精确 estimations 能 是 制造 使用 这 信息 在
这 切换 典型的 指导原则 部分.
表格 4. 效能 为 一些 一般 电路 功能
函数
xc5200 速 等级
-6 -5 -4
16-位 解码器 从 输入 垫子
9ns 8ns
24-位 accumulator
32 MHz 39 MHz
16-至-1 多路调制器
16 ns 13 ns
16-位 unidirectional loadable 计数器
40 MHz 50 MHz
16-位 u/d 计数器
40 MHz 50 MHz
16-位 adder
24 ns 20 ns
24-位 loadable u/d 计数器
36 MHz 42 MHz
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