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图示 7. 输入/输出 图式 (除了 xc7318/xc7336 这个 做 不 包含 i/o flip-flops)
Feedback
至 uim
Macrocell
从 fb
Macrocell
寄存器
从 fb
Macrocell
寄存器
快 oe0
i/o. fclk/o, cken/o
和 foe/o
管脚 仅有的
Q
D
CLK
Q
D
EN
FastCLK1
FastCLK2
至 uim
至 函数 block
和-排列 (on
快 input
管脚 仅有的)
输入 and
i/o 管脚 仅有的
Input
极性
Output
极性
Pin
驱动器
MUX
MUX
Global
选择
X5463
FastCLK0
CKEN0
CKEN1
Q
D
CLK
EN
快 oe1
i/o 管脚
I
OL
= 24 毫安
各自 uim 输入 能 是 编写程序 至 连接 至 任何 uim
输出. 这 延迟 通过 这 interconnect 矩阵变换 是 con-
stant, regardless 的 这 routing 距离, 风扇-输出, 或者 风扇-在.
当 多样的 输入 是 编写程序 至 是 连接 至
这 一样 输出, 这个 输出 生产 这 logical 和 的
这 输入 信号. 用 choosing 这 适合的 信号
inversions 在 这 输入 管脚, macrocell 输出 和 func-
tion 块 和-排列 输入, 这个 和 逻辑 能 也 是
使用 至 执行 宽 与非, 或者 或者 也不 功能.
这个 提供 一个 额外的 水平的 的 逻辑 没有 任何 速
penalty.
一个 macrocell 反馈 信号 那 是 无能 用 这 输出
使能 产品 期 代表 一个 高 输入 至 这 uim.
程序编制 一些 此类 macrocell 输出 面向 这
一样 uim 输出 emulates 一个 3-状态 总线 线条. 如果 一个 的 这
macrocell 输出 是 使能, 这 uim 输出 假设
这 使能 输出’s 水平的.
输入/输出 blocks
macrocells 驱动 碎片 输出 直接地 通过 3-状态 输出-
放 缓存区, 各自 individually 控制 用 这 输出
使能 产品 期 提到 在之上. 这 macrocell
输出 能 是 inverted. 一个 额外的 configuration 选项
准许 这 输出 至 是 无能 permanently. 二 dedi-
cated fastoe 输入 能 也 是 configured 至 控制
任何 的 这 碎片 输出 instead 的, 或者 在 conjunction 和,
这 单独的 输出 使能 产品 期. 看 图示 7.
制造 这 q 输出 完全同样的 至 这 d 输入, 独立
的 这 时钟, 或者 作 一个 常规的 flip-flop.
这 macrocell 时钟 源 是 可编程序的 和 能 是
一个 的 这 private 产品 条款 或者 一个 的 二 global 快-
clk 信号 (fclk0 和 fclk1). global fastclk sig-
nals 是 distributed 至 每 macrocell flip-flop 和 短的
延迟 和 minimal skew.
这 异步的 设置 和 重置 产品 条款 override
这 clocked 运作. 如果 两个都 异步的 输入 是
起作用的 同时发生地, 重置 overrides 设置.
在 增加 至 驱动 这 碎片 输出 缓存区, 这 macrocell
输出 是 routed 后面的 作 一个 输入 至 这 uim. 一个 private
产品 期 能 是 configured 至 控制 这 输出
使能 的 这 输出 缓存区 和/或者 这 反馈 至 这
uim. 如果 它 是 configured 至 控制 uim 反馈, 这 输出
使能 产品 期 forces 这 uim 反馈 线条 高
当 这 macrocell 输出 是 无能.
普遍的 interconnect 矩阵变换
这 uim receives 输入 从 各自 macrocell 输出, i/o
管脚, 和 专心致志的 输入 管脚. 行为 作 一个 unrestricted
crossbar 转变, 这 uim 发生 21 输出 信号 至
各自 高-密度 函数 块 和 24 输出 信号
至 各自 快 函数 块.
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