AD1848K
rev. 0
–11–
控制 寄存器
控制 寄存器 architecture
这 ad1848k soundport 立体的 codec accepts 两个都 数据 和
控制 信息 通过 它的 字节-宽 并行的 端口. 间接的
寻址 降低 这 号码 的 外部 管脚 必需的 至
进入 所有 21 的 它的 字节-宽 内部的 寄存器. 仅有的 二
外部 地址 管脚, adr1:0, 是 必需的 至 accomplish 所有
数据 和 控制 transfers. 这些 管脚 选择 一个 的 five 直接
寄存器. (adr1:0 = 3 地址 二 寄存器, 取决于 在
whether 这 转移 是 一个 playback 或者 一个 俘获.)
adr1:0 寄存器 名字
0 index 地址 寄存器
1 indexed 数据 寄存器
2 状态 寄存器
3 pio 数据 寄存器
图示 4. ad1848k 直接 寄存器 编排
一个 写 至 或者 一个 读 从 这 indexed 数据 寄存器 将 进入
这 间接的 寄存器 这个 是 indexed 用 这 值 大多数 recently
写 至 这 index 地址 寄存器. 这 状态 寄存器 和
这 pio 数据 寄存器 是 总是 accessible 直接地, 没有 在-
dexing. 这 16 间接的 寄存器 是 indexed 在 图示 5.
Index 寄存器 名字
0 left 输入 控制
1 正确的 输入 控制
2 left aux #1 输入 控制
3 正确的 aux #1 输入 控制
4 left aux #2 输入 控制
5 正确的 aux #2 输入 控制
6 left 输出 控制
7 正确的 输出 控制
8 时钟 和 数据 format
9 接口 配置
10 管脚 控制
11 测试 和 initialization
12 miscellaneous 信息
13 数字的 混合
14 upper 根基 计数
15 更小的 根基 计数
图示 5. ad1848k 间接的 寄存器 编排
一个 详细地 编排 的 所有 直接 和 间接的 寄存器 内容 是
summarized 为 涉及 作 跟随:
直接 寄存器:
adr1:0 数据 7 数据 6 数据 5 数据 4 数据 3 数据 2 数据 1 数据 0
0 INIT MCE TRD res IXA3 IXA2 IXA1 IXA0
1 IXD7 IXD6 IXD5 IXD4 IXD3 IXD2 IXD1 IXD0
2 cu/l cl/r CRDY SOUR pu/l pl/r PRDY INT
3 CD7 CD6 CD5 CD4 CD3 CD2 CD1 CD0
3 PD7 PD6 PD5 PD4 PD3 PD2 PD1 PD0
间接的 寄存器:
ixa3:0 数据 7 数据 6 数据 5 数据 4 数据 3 数据 2 数据 1 数据 0
0 LSS1 LSS0 LMGE res LIG3 LIG2 LIG1 LIG0
1 RSS1 RSS0 RMGE res RIG3 RIG2 RIG1 RIG0
2 LMX1 res res LX1A4 LX1A3 LX1A2 LX1A1 LX1A0
3 RMX1 res res RX1A4 RX1A3 RX1A2 RX1A1 RX1A0
4 LMX2 res res LX2A4 LX2A3 LX2A2 LX2A1 LX2A0
5 RMX2 res res RX2A4 RX2A3 RX2A2 RX2A1 RX2A0
6 LDM res LDA5 LDA4 LDA3 LDA2 LDA1 LDA0
7 RDM res RDA5 RDA4 RDA3 RDA2 RDA1 RDA0
8 res FMT l/c s/m CFS2 CFS1 CFS0 CSS
9 CPIO PPIO res res ACAL SDC CEN PEN
10 XCTL1 XCTL0 res res res res IEN res
11 COR PUR ACI DRS ORR1 ORR0 ORL1 ORL0
12 res res res res ID3 ID2 ID1 ID0
13 DMA5 DMA4 DMA3 DMA2 DMA1 DMA0 res DME
14 UB7 UB6 UB5 UB4 UB3 UB2 UB1 UB0
15 LB7 LB6 LB5 LB4 LB3 LB2 LB1 LB0
图示 6. ad1848k 寄存器 summary
便条 那 这 仅有的 sticky 位 在 任何 的 这 ad1848k 控制 寄存器 是 这 中断 (int) 位. 所有 其它 位 改变 和 每
样本 时期.
: 点此下载
