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idt72v805/72v815/72v825/72v835/72v845
3.3 v cmos 双 syncfifo™ 256 x 18, 512 x 18, 1,024 x 18, 4,096 x 18
商业的 和 工业的
温度 范围
tqfp (pk128-1, 顺序 代号: pf)
顶 视图
fifos 是 适用 为 一个 宽 多样性 的 数据 buffering needs, 此类 作
视力的 disk 控制者, local 范围 网络 (lans), 和 interprocessor
交流.
各自 的 这 二 fifos 包含 在 这些 设备 有 一个 18-位 输入
和 输出 端口. 各自 输入 端口 是 控制 用 一个 自由-运动 时钟
(wclk), 和 一个 输入 使能 管脚 (
WEN
). 数据 是 读 在 这 同步的
先进先出 在 每 时钟 当
WEN
是 asserted. 这 输出 端口 的 各自 先进先出
bank 是 控制 用 另一 时钟 管脚 (rclk) 和 另一 使能 管脚
(
REN
). 这 读 时钟 能 是 系 至 这 写 时钟 为 单独的 时钟
运作 或者 这 二 clocks 能 run 异步的 的 一个 另一 为 双-
时钟 运作. 一个 输出 使能 管脚 (
OE
) 是 提供 在 这 读 端口
的 各自 先进先出 为 三-状态 控制 的 这 输出.
这 同步的 fifos 有 二 fixed flags, empty 标记/输出 准备好
(
EF
/
或者
) 和 全部 标记/输入 准备好 (
FF
/
IR
), 和 二 可编程序的 flags,
almost-empty (
PAE
) 和 almost-全部 (
PAF
). 这 补偿 加载 的 这
可编程序的 flags 是 控制 用 一个 简单的 状态 机器, 和 是 initiated
用 asserting 这 加载 管脚 (
LD
). 一个 half-全部 标记 (
HF
) 是 有 为 各自
先进先出 那 是 执行 作 一个 单独的 设备.
那里 是 二 可能 定时 模式 的 运作 和 这些 设备:
idt 标准 模式 和 第一 文字 下降 通过 (fwft) 模式.
在 idt 标准 模式, 这 第一 文字 写 至 一个 empty 先进先出 将 不
呈现 在 这 数据 输出 线条 除非 一个 明确的 读 运作 是
执行. 一个 读 运作, 这个 组成 的 activating
REN
和
enabling 一个 rising rclk 边缘, 将 变换 这 文字 从 内部的 记忆 至 这
数据 输出 线条.
在 fwft 模式, 这 第一 文字 写 至 一个 empty 先进先出 是 clocked 直接地
至 这 数据 输出 线条 之后 三 transitions 的 这 rclk 信号. 一个
REN
做 不 有 至 是 asserted 为 accessing 这 第一 文字.
这些 设备 是 depth expandable 使用 一个 daisy-chain 技巧 或者
第一 文字 下降 通过 (fwft) 模式. 这
XI
和
XO
管脚 是 使用 至
expand 这 fifos. 在 depth expansion 配置,
FL
是 grounded 在
这 第一 设备 和 设置 至 高 为 所有 其它 设备 在 这 daisy chain.
这 idt72v805/72v815/72v825/72v835/72v845 是 fabricated 使用
idt’s 高-速 submicron cmos 技术.
V
CC
LDA
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PAFA
RXIA
FFA
WXOA
/
HFA
RXOA
QA0
QA1
地
QA2
QA3
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CC
QA4
地
QA5
QA6
QA7
QA8
地
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
PAEB
FLB
WCLKB
WENB
WXIB
V
CC
PAFB
RXIB
FFB
WXOB
/
HFB
RXOB
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OEA
RSA
V
CC
地
EFA
QA17
QA16
地
QA15
V
CC
QA14
QA13
地
QA12
QA11
V
CC
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QA9
DB8
DB9
DB10
DB11
DB12
DB13
DB14
DB15
DB16
DB17
RCLKB
RENB
LDB
OEB
RSB
V
CC
地
EFB
WXIA
WENA
WCLKA
FLA
PAEA
DA0
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DA17
地
RCLKA
RENA
QB0
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地
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QB3
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CC
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V
CC
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地
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V
CC
QB15
地
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QB17
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INDEX
地
DA15
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