ad9736/ad9735/ad9734 初步的 技术的 数据
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数字的 规格
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(vdda33 = vddd33 = 3.3 v, vdda18 = vddd18 = vddclk = 1.8 v, 最大 sample 比率, fs = 20ma,
1x 模式, 25 ohm 1% 保持平衡 加载, 除非 否则 指出)
ad9736,35,34参数 温度 测试 水平的
最小值 典型值 最大值
单位
输入 电压 范围, 通过 或者 vib 825 1575 mV
输入 差别的 门槛 -100 100 mV
输入 差别的 hysteresis 20 mV
接受者 差别的 在放 阻抗 80 120
Ω
lvds 输入 比率 1200 MSPS
lvds 数据 输入 (db[13:0]+, db[13:0]-)
db+ = 通过, db- = vib
lvds 数据 位 错误 比率 TBD err/位
输入 电压 范围, 通过 或者 vib 825 1575 mV
输入 差别的 门槛 -100 100 mV
输入 差别的 hysteresis 20 mV
接受者 差别的 在放 阻抗 80 120
Ω
lvds 时钟 输入 (dataclk_in+, dataclk_在-)
dataclk+ = 通过, dataclk- = vib
最大 时钟 比率 600 MHz
输出 电压 高, voa 或者 vob 1375 mV
输出 电压 低, voa 或者 vob 1025 mV
输出 差别的 电压 150 200 250 mV
输出 补偿 电压 1150 1250 mV
输出 阻抗, single 结束 80 100 120
Ω
ro mismatch 在 一个 &放大; b 10 %
改变 在 |vod| 在 ‘0’ 和 ‘1’ 25 mV
改变 在 vos 在 ‘0’ 和 ‘1’ 25 mV
输出 电流 – 驱动器 短接 至 地面 20 毫安
输出 电流 – 驱动器 短接 一起 4 毫安
电源-止 输出 泄漏 TBD 毫安
lvds 时钟 输出 (dataclk_out+, dataclk_ 输出-)
dataclk_out+ = voa, dataclk_输出- = vob
100 ohm 末端
最大 时钟 比率 600 MHz
差别的 顶峰-至-顶峰 电压 800 mV
一般 模式 电压 400 mV
dac 时钟 输入 (clk+, clk-)
最大 时钟 比率 1200 MHz
最大 时钟 比率 (sclk, 1/t
SCLK
) 20 mhz
最小 脉冲波宽度 高, t
PWH
20 ns
最小 脉冲波 宽度 低, t
PWL
20 ns
最小 sdio 和 csb 至 sclk 建制, t
DS
10 ns
最小 sclk 至 sdio 支撑, t
DH
5 ns
最大 sclk 至 有效的 sdio 和 sdo, t
DV
20 ns
串行 附带的 接口
最小 sclk 至 invalid sdio 和 sdo, t
DNV
5 ns
表格 2: 数字的 规格
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lvds 驱动器 和 接受者 是 一致的 至 这 ieee-1596减少 范围 link, un较少 否则 指出
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