AD7265 初步的 技术的 数据
管脚 配置 和 functional 描述
1
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31
32
V
B3
V
A1
SCLK
V
驱动
A2
AV
DD
sgl/
AGND
DGND
AGND
ref 选择
范围
A0
管脚 1
IDENTIFIER
DGND
V
A3
V
A4
V
A5
V
A6
V
B6
V
B5
V
B4
V
A2
V
B2
V
B1
D
CAP
B
D
CAP
一个
AGND
DV
DD
D
输出
一个
D
输出
B
A1
图示 2. ad7265 管脚 配置
表格 4. ad7265 管脚 函数 描述
管脚 非. Mnemonic 描述
4, 20
D
CAP
一个,
D
CAP
B
解耦 电容 是 connected 至 这些 管脚 至 decouple 这 涉及 缓存区 为 各自 各自的 模数转换器.. 这
在-碎片 涉及 能 是 带去 从 这些 管脚 和 applied externally 至 这 rest 的 一个 系统. 这 范围 的 这
外部 涉及 是 依赖 在 这 相似物 输入范围 选择. 看 这 涉及 配置 选项
部分.
7–12 v
A1
–V
A6
相似物 输入 的 模数转换器 一个. 这些 将 是编写程序 作 六 单独的-结束 途径 或者 三 真实 差别的 相似物
输入 频道 pairs. 看 表格 6.
18–13 v
B1
–V
B6
相似物 输入 的 模数转换器 b. 这些 将 是编写程序 作 六 单独的-结束 途径 或者 三 真实 差别的 相似物
输入 频道 pairs. 看 表格 6.
27 sclk
串行 时钟. 逻辑 输入. 一个 串行 clock 输入 提供 这 sclk 为 accessing 这 数据 从 这 ad7265. 这个 时钟
是 也 使用 作 这 时钟 源 为 这 转换 处理.
5, 6, 19 AGND
相似物 地面. 地面 涉及 要点为 所有 相似物 电路系统 在 这 ad7265. 所有 相似物 输入 信号 和 任何
外部 涉及 信号 应当 是 referred 至 这个 agnd 电压. 所有 三的 这些 agnd 管脚 应当 连接 至
这 agnd 平面 的 一个 系统. 这 agnd 和 dgnd 电压ideally 应当 是 在 这 一样 潜在的 和 必须 不
是 更多 比 0.3 v apart, 甚至 在 一个 瞬时 基准.
32 dv
DD
数字的 供应 电压, 2.7 v 至 5.25 v. 这个 是 这 supply 电压 为 所有 数字的 电路系统 在 这 ad7265. 这 dv
DD
和 av
DD
电压 应当 ideally 是 在这 一样 潜在的 和 必须 不 是更多 比 0.3 v apart 甚至 在 一个
瞬时 基准. 这个 供应 应当 是 decoupled 至 dgnd.
31 v
驱动
逻辑 电源 供应 输入. 这 电压 有提供的 在 这个 pin 确定 在 what 电压 这 接口 将 运作.
这个 管脚 应当 是 decoupled 至 dgnd. 这 voltage 在 这个 管脚 将 是 不同的 至 那 在 av
DD
和 dv
DD
但是
应当 从不 超过 也 用 更多 比 0.3 v.
1, 29 DGND
数字的 地面. 这个 是 这 地面 涉及 要点 为 一个ll 数字的 电路系统 在 这 ad7265. 两个都 dgnd 管脚 应当
连接 至 这 dgnd 平面 的 一个 系统. 这 dgnd 和 agnd电压 应当 ideally是 在 这 一样 潜在的
和 必须 不 是 更多 比 0.3 v apart, 甚至 在 一个 瞬时 基准.
3 av
DD
相似物 供应 电压, 2.7 v 至 5.25 v. 这个 是 这 仅有的供应 电压 为 所有 相似物 电路系统 在 这 ad7265. 这
AV
DD
和 dv
DD
电压 应当 ideally 是 在 the 一样 潜在的 和 必须 不 是 更多 比 0.3 v apart, 甚至 在 一个
瞬时 基准. 这个 供应 应当 是 decoupled 至 agnd.
26
CS
碎片 选择. 起作用的 低 逻辑 输入. th是 输入 提供 这 双 函数 的 初始的 conversions 在 这 ad7265
和 frames 这 串行 数据 转移.
30, 28
D
输出
一个,
D
输出
B
串行 数据 输出. 这数据 输出 是 有提供的 至 这个 管脚 作 一个 串行数据 stream. 这 位 是 clocked 输出 在 这
下落 边缘 的 这 sclk 输入 和 14 sclks 是 required 至 进入 这 数据. 这 数据 呈现 在 两个都 管脚
同时发生地 从 这 同时发生的 conversions 的 both adcs. 这 数据 stream consists 的 一个 leading 零
followed 用 一个 identification 位, followed 用 这 12 位的 转换 数据. 这 数据 是 提供 msb 第一. 如果
CS
是 使保持 低 为 16 sclk 循环 相当比 14, 然后 二 trailing zeros 将呈现 之后 这 12 位 的 数据. 如果
CS
是
使保持 低 为 一个 更远 16 sclk 循环 之后 这个 在 也 d
输出
一个 或者 d
输出
b, 这 数据 从 这 其它 模数转换器 跟随 在
这 d
输出
管脚. 这个 准许 数据 从 一个 同时发生的 转换在 两个都 adcs 至 是 gathered 在 串行 format 在
也 d
输出
一个 或者 d
输出
b alone 使用 仅有的 一个 串行 端口. 看 这 串行 接口 部分.
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