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商业的 和 工业的 温度 范围
idt72255la/72265la supersync fifo™
8,192 x 18, 16,384 x 18
管脚 配置
tqfp (pn64-1, 顺序 代号: pf)
stqfp (pp64-1, 顺序 代号: tf)
顶 视图
描述 (持续)
管脚 1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
直流
V
CC
地
D17
D16
D15
D14
D13
D12
D11
D10
D9
D8
D7
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
Q17
Q16
地
Q15
Q14
V
CC
Q13
Q12
Q11
地
Q10
Q9
Q8
Q7
Q6
地
WCLK
fwft/si
地
/
V
CC
/
RCLK
Q5
Q4
V
CC
Q3
Q2
地
Q1
Q0
地
D0
D1
D2
D3
D4
D5
D6
4670 drw 02
• 这 第一 文字 数据 latency 时期, 从 这 时间 这 第一
文字 是 写 至 一个 empty 先进先出 至 这 时间 它 能 是 读,
是 now fixed 和 短的. (这 能变的 时钟 循环 counting
延迟 有关联的 和 这 latency 时期 建立 在 previous
supersync 设备 有 被 eliminated 在 这个 supersync
家族.)
supersync fifos 是 特别 适合的 为 网络,
video, telecommunications, 数据 communications 和 其它
产品 那 需要 至 缓存区 大 amounts 的 数据.
这 输入 端口 是 控制 用 一个 写 时钟 (wclk) 输入
和 一个 写 使能 (
WEN
) 输入. 数据 是 写 在 这 先进先出
在 每 rising 边缘 的 wclk 当
WEN
是 asserted. 这
输出 端口 是 控制 用 一个 读 时钟 (rclk) 输入 和
读 使能 (
REN
) 输入. 数据 是 读 从 这 先进先出 在 每
rising 边缘 的 rclk 当
REN
是 asserted. 一个 输出 使能
(
OE
) 输入 是 提供 为 三-状态 控制 的 这 输出.
这 发生率 的 两个都 这 rclk 和 这 wclk 信号
将 相异 从 0 至 f
最大值
和 完全 independence. 那里
是 非 restrictions 在 这 频率 的 一个 时钟 输入 和
遵守 至 这 其它.
那里 是 二 可能 定时 模式 的 运作 和
这些 设备: idt 标准 模式 和 第一 文字 下降 通过
(fwft) 模式.
在
idt 标准 模式,
这 第一 文字 写 至 一个 empty
先进先出 将 不 呈现 在 这 数据 输出 线条 除非 一个 明确的
读 运作 是 执行. 一个 读 运作, 这个 组成
的 activating
REN
和 enabling 一个 rising rclk 边缘, 将 变换
这 文字 从 内部的 记忆 至 这 数据 输出 线条.
在
fwft 模式,
这 第一 文字 写 至 一个 empty 先进先出 是
clocked 直接地 至 这 数据 输出 线条 之后 三 transitions
的 这 rclk 信号. 一个
REN
做 不 有 至 是 asserted 为
accessing 这 第一 文字. 不管怎样, subsequent words 写
至 这 先进先出 做 需要 一个 低 在
REN
为 进入. 这 状态
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