12月 1990 2
飞利浦 半导体 产品 规格
4-位 并行的 进入 变换 寄存器 74hc/hct195
特性
•
异步的 主控 重置
•
j, k, (d) 输入 至 这 第一 平台
•
全部地 同步的 串行 或者 并行的 数据 转移
•
变换 正确的 和 并行的 加载 能力
•
complement 输出 从 这 last 平台
•
输出 能力: 标准
•
I
CC
类别: msi
一般 描述
这 74hc/hct195 是 高-速 si-门 cmos 设备
和 是 管脚 兼容 和 低 电源 肖特基 ttl
(lsttl). 它们 是 指定 在 遵从 和 电子元件工业联合会
标准 非. 7a.
这 74hc/hct195 执行 串行, 并行的,
串行-至-并行的 或者 并行的-至-串行 数据 转移 在 非常
高 speeds. 这 “195” 运作 在 二 primary 模式:
变换 正确的 (q
o
→
Q
1
) 和 并行的 加载, 这个 是 控制
用 这 状态 的 这 并行的 加载 使能 (pe) 输入. 串行
数据 enters 这 第一 flip-flop (q
0
) 通过 这 j 和 K 输入
当 这 PE 输入 是 高 和 shifted 一个 位 在 这
方向 q
0
→
Q
1
→
Q
2
→
Q
3
下列的 各自
低-至-高 时钟 转变. 这 j 和 K 输入 提供
这 flexibility 的 这 jk 类型 输入 为 特定的 产品
和 用 tying 这 管脚 一起, 这 简单的 d-类型 输入 为
一般 产品. 这 “195” 呈现 作 四 一般
clocked d flip-flops 当 这 PE 输入 是 低.
之后 这 低-至-高 时钟 转变, 数据 在 这
并行的 输入 (d
0
至 d
3
) 是 transferred 至 这 各自的
Q
0
至 q
3
输出. 变换 left 运作 (q
3
→
Q
2
) 能 是
达到 用 tying 这 q
n
输出 至 这 d
n-1
输入 和
支持 这 PE 输入 低.
所有 并行的 和 串行 数据 transfers 是 同步的,
occurring 之后 各自 低-至-高 时钟 转变.
那里 是 非 restriction 在 这 activity 的 这 j, k, D
n
和
PE 输入 为 逻辑 运作 其它 比 这 设置-向上 和
支撑 时间 (所需的)东西. 一个 低 在 这 异步的
主控 重置 (mr) 输入 sets 所有 q 输出 低,
独立 的 任何 其它 输入 情况.
快 涉及 数据
地 = 0 v; t
amb
= 25
°
c; t
r
= t
f
= 6 ns
注释
1. C
PD
是 使用 至 决定 这 动态 电源 消耗 (p
D
在
µ
w):
P
D
= c
PD
×
V
CC
2
×
f
i
+∑
(c
L
×
V
CC
2
×
f
o
) 在哪里:
f
i
= 输入 频率 在 mhz
f
o
= 输出 频率 在 mhz
∑
(c
L
×
V
CC
2
×
f
o
) = 总 的 输出
C
L
= 输出 加载 电容 在 pf
V
CC
= 供应 电压 在 v
2. 为 hc 这 情况 是 v
I
= 地 至 v
CC
为 hct 这 情况 是 v
I
= 地 至 v
CC
−
1,5 v
订货 信息
看
“74hc/hct/hcu/hcmos 逻辑 包装 information”
.
标识 参数 情况
典型
单位
HC HCT
t
PHL
/ t
PLH
传播 延迟 cp 至 q
n
C
L
= 15 pf; v
CC
= 5 v 15 15 ns
f
最大值
最大 时钟 频率 57 57 MHz
C
I
输入 电容 3.5 3.5 pF
C
PD
电源 消耗 电容 每 包装 注释 1 和 2 105 105 pF
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