初步的
5
64mb sdram
ascend 半导体 公司
管脚 名字 管脚 函数
CLK
系统 时钟 主控 时钟 输入(起作用的 在 这 积极的 rising 边缘)
/CS
碎片 选择 选择 碎片 当 起作用的
CKE
时钟 使能
activates 这 clk 当“H” 和 deactivates 当“L”.
cke 应当 是 使能 在 least 一个 循环 较早的 至 新
command. 使不能运转 输入 缓存区 为 电源 向下 在 备用物品.
a0 ~ a11
地址
行 地址 (a0 至 a11) 是 决定 用 a0 至 a11 水平的
在 这 bank 起作用的 command 循环 clk rising 边缘.
ca(ca0 至 ca7) 是 决定 用 a0 至 a7 水平的 在 这
读 或者 写 command 循环 clk rising 边缘.
和 这个 column 地址 变为 burst 进入 开始
地址. a10 定义 这 前-承担 模式. 当 a10 = 高
在 这 前-承担 command 循环, 所有 banks 是 前-charged.
但是 当 a10 = 低 在 这 前-承担 command 循环,
仅有的 这 bank 那 是 选择 用 ba0/ba1 是 前-charged.
/RAS
行 地址 strobe
latches 行 地址 在 这 积极的 rising 边缘 的 这
clk 和 /ras“L”. 使能 行 进入 &放大; 前-承担.
/CAS
column 地址 strobe
latches column 地址 在 这 积极的 rising 边缘 的 这
clk 和 /cas 低. 使能 column 进入.
/我们
写 使能
latches column 地址 在 这 积极的 rising 边缘 的 这
clk 和 /cas 低. 使能 column 进入.
ldqm/ udqm
数据 输入/输出 掩饰 dqm 控制 i/o 缓存区.
dq0 ~ 15
数据 输入/输出
dq 管脚 有 这 一样 函数 作 i/o 管脚 在 一个 常规的
dram.
VDD/vSS
电源 供应/地面 VDD 和 vSS 是 电源 供应 管脚 为 内部的 电路.
管脚 描述 ( simplified )
ba0, ba1
bank 地址 选择 这个 bank 是 至 是 起作用的.
NC
非 连接
这个 管脚 是 推荐 至 是 left 非 连接 在 这
设备.
VDDQ/vSSQ
电源 供应/地面 VDDQ 和 vSSQ 是 电源 供应 管脚 为 这 输出 缓存区.
: 点此下载
