AD669
rev. 一个
–9–
单极的 编码 是 笔直地 二进制的, 在哪里 所有 zeros (0000h) 在
这 数据 输入 产量 一个 零 相似物 输出 和 所有 ones
(ffffh) 产量 一个 相似物 输出 1 lsb 在下 全部 规模.
双极 编码 是 补偿 二进制的, 在哪里 一个 输入 代号 的 0000h
产量 一个 minus 全部-规模 输出, 一个 输入 的 ffffh 产量 一个
输出 1 lsb 在下 积极的 全部 规模, 和 零 occurs 为 一个
输入 代号 和 仅有的 这 msb 在 (8000h).
这 ad669 能 是 使用 和 twos complement 输入 编码 如果
一个 反相器 是 使用 在 这 msb (db15).
数字的 输入 仔细考虑
这 门槛 的 这 数字的 输入 电路系统 是 设置 在 1.4 伏特.
这 输入 线条 能 因此 接口 和 任何 类型 的 5 volt 逻辑.
这 ad669 数据 和 控制 输入 将 float 至 indeterminate
逻辑 states 如果 left 打开. 它 是 重要的 那
CS
和
L1
是 con-
nected 至 dgnd 和 chat ldac 是 系 至 v
LL
如果 这些 管脚
是 不 使用.
输出 为 这 ad669 是 40 当 使用 和 一个 标准 低
电源 肖特基 门 输出 设备.
16-位 微处理器 接口
这 16-位 并行的 寄存器 的 这 ad669 准许 直接 interfac-
ing 至 16-位 一般 目的 和 dsp 微处理器 buses.
这 下列的 examples illustrate 典型 ad669 接口
配置.
ad669 至 adsp-2101 接口
这 有伸缩性的 接口 的 这 ad669 降低 这 必需的
“glue” 逻辑 当 它 是 连接 在 配置 此类 作 这
一个 显示 在 图示 8. 这 ad669 是 编排 在 这 adsp-
2101’s 记忆 空间 和 需要 二 wait states 使用 一个 12.5
mhz 处理器 时钟.
在 这个 配置, 这 adsp-2101 是 设置 向上 至 使用 这 inter-
nal 计时器 至 中断 这 处理器 在 这 desired 样本 比率.
这
WR
管脚 和 数据 线条 d8–d23 从 这 adsp-2101 是
系 直接地 至 这
L1
和 db0 通过 db15 管脚 的 这
ad669, 各自. 这 解码 信号
CS1
是 连接 至
两个都
CS
和 ldac. 当 一个 计时器 中断 是 发现, 这
adsp-2101 automatically vectors 至 这 适合的 维护
routine 和 minimal overhead. 这 中断 routine 然后 在-
structs 这 处理器 至 execute 一个 数据 记忆 写 至 这 ad-
dress 的 这 ad669.
这
WR
管脚 和
CS1
两个都 go 低 造成 这 第一 16-位 获得
inside 这 ad669 至 是 transparent. 这 数据 呈现 在 这 第一
分级 是 然后 latched 用 这 rising 边缘 的
WR
. 这 rising 边缘
的
CS1
将 导致 这 第二 分级 16-位 获得 至 变为
transparent updating 这 输出 的 这 dac. 这 长度 的
WR
是 扩展 用 二 wait states 至 遵守 和 这 定时
(所需的)东西 的 t
低
显示 在 图示 1b. 它 是 重要的 至
获得 这数据 和 这 rising 边缘 的
WR
相当 比 这解码
cs1.
这个 是 需要 至 遵守 和 这 t
DH
规格 的
这 ad669.
A0
D8
adsp-2101
DGND
+5V
解码器
地址 总线
LDAC
AD669
DGNDDB0
数据 总线
DMS
WR
CS1
CS
L1
A13
DB15
D23
V
LL
V
LL
V
输出
一个. adsp-2101 至 ad669 接口
A13
A12
A11
DMS
CS1
b. 典型 地址 解码器
图示 8. adsp-2101 至 ad669 接口
图示 8b 显示 这 电路系统 一个 典型 解码器 might 包含.
在 这个 情况, 一个 数据 记忆 写 至 任何 地址 在 这 范围
3000h 至 3400h 将 结果 在 这 ad669 正在 updated. 这些
decoders 将 相异 非常 取决于 在 这 号码 的 设备
记忆-编排 用 这 处理器.
ad669 至 dsp56001 接口
图示 9 显示 这 接口 在 这 ad669 和 这
dsp56001. 像 这 adsp-2101, 这 ad669 是 编排 在
这 dsp56001’s 记忆 空间. 这个 应用 是 测试
和 一个 处理器 时钟 的 20.48 mhz (t
CYC
= 97.66 ns) 虽然
faster 比率 是 可能.
一个 外部 时钟 连接 至 这
IRQA
管脚 的 这 dsp56001
中断 这 处理器 在 这 desired 样本 比率. 如果 交流 perfor-
mance 是 重要的, 这个 时钟 应当 是 同步的 和 这
dsp56001 处理器 时钟. 异步的 clocks 将 导致 jit-
ter 在 这 获得 信号 预定的 至 这 uncertainty 有关联的 和 这
承认 的 这 中断. 一个 同步的 时钟 是 容易地
发生 用 dividing 向下 这 时钟 从 这 dsp 结晶. 如果
交流 效能 是 不 重要的, 它 是 不 需要 为
IRQA
至
是 同步的.
之后 这 中断 是 acknowledged, 这 中断 routine ini-
tiates 一个 记忆 写 循环. 所有 的 这 ad669 控制 输入 是
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