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idt7132sa/la 和 idt 7142sa/la
高 速 2k x 8 双 端口 静态的 内存 军队, 工业的 和 商业的 温度 范围
这
BUSY
输出 在 这 idt7132 内存 主控 是 totem-柱子 类型
输出 和 做 不 需要 拉-向上 电阻器 至 运作. 如果 这些 rams 是
正在 expanded 在 depth, 然后 这
BUSY
indication 为 这 结果 排列
做 不 需要 这 使用 的 一个 外部 和 门.
宽度 expansion 和 busy 逻辑
主控/从动装置 arrays
当 expanding 一个 sram 排列 在 宽度 当 使用
BUSY
逻辑,
一个 主控 部分 是 使用 至 decide 这个 一侧 的 这 sram 排列 将
receive 一个
BUSY
indication, 和 至 输出 那 indication. 任何 号码
的 slaves 至 是 addressed 在 这 一样 地址 范围 作 这 主控,
使用 这
BUSY
信号 作 一个 写 inhibit 信号. 因此 在 这 idt7132/
idt7142 srams 这
BUSY
管脚 是 一个 输出 如果 这 部分 是 主控 (idt7132),
和 这
BUSY
管脚 是 一个 输入 如果 这 部分 是 一个 从动装置 (idt7142) 作 显示
在 图示 3.
如果 二 或者 更多 主控 部分 是 使用 当 expanding 在 宽度, 一个
分割 decision 可以 结果 和 一个 主控 表明
BUSY
在 一个 一侧
的 这 排列 和 另一 主控 表明
BUSY
在 一个 其它 一侧 的
这 排列. 这个 将 inhibit 这 写 行动 从 一个 端口 为 部分
的 一个 文字 和 inhibit 这 写 行动 从 这 其它 端口 为 这
其它 部分 的 这 文字.
这
BUSY
arbitration, 在 一个 主控, 是 为基础 在 这 碎片 使能 和
地址 信号 仅有的. 它 ignores whether 一个 进入 是 一个 读 或者 写.
在 一个 主控/从动装置 排列, 两个都 地址 和 碎片 使能 必须 是 有效的
长 足够的 为 一个
BUSY
标记 至 是 输出 从 这 主控 在之前 这
真实的 写 脉冲波 能 是 initiated 和 也 这 r/
W
信号 或者 这 字节
使能. 失败 至 注意到 这个 定时 能 结果 在 一个 glitched 内部的
写 inhibit 信号 和 corrupted 数据 在 这 从动装置.
表格 ii — 地址
BUSY
Arbitration
注释:
1. 管脚
BUSY
L
和
BUSY
R
是 两个都 输出 为 idt7132 (主控). 两个都 是 输入 为
idt7142 (从动装置).
BUSY
X
输出 在 这 idt7132 是 打开 流, 不 推-拉
输出. 在 slaves 这
BUSY
X
输入 内部 inhibits 写.
2. 'l' 如果 这 输入 至 这 opposite 端口 是 稳固的 较早的 至 这 地址 和 使能 输入
的 这个 端口. 'h' 如果 这 输入 至 这 opposite 端口 became 稳固的 之后 这 地址 和
使能 输入 的 这个 端口. 如果 t
APS
是 不 符合, 也
BUSY
L
或者
BUSY
R
= 低 将
结果.
BUSY
L
和
BUSY
R
输出 能 不 是 低 同时发生地.
3. 写 至 这 left 端口 是 内部 ignored 当
BUSY
L
输出 是 驱动 低
regardless 的 真实的 逻辑 水平的 在 这 管脚. 写 至 这 正确的 端口 是 内部
ignored 当
BUSY
R
输出 是 驱动 低 regardless 的 真实的 逻辑 水平的 在
这 管脚.
函数的 描述
这 idt7132/idt7142 提供 二 端口 和 独立的 控制,
地址 和 i/o 管脚 那 准许 独立 进入 为 读 或者
写 至 任何 location 在 记忆. 这 idt7132/idt7142 有 一个
自动 电源 向下 特性 控制 用
CE
. 这
CE
控制 在-
碎片 电源 向下 电路系统 那 准许 这 各自的 端口 至 go 在 一个
备用物品 模式 当 不 选择 (
CE
=
V
IH
). 当 一个 端口 是 使能,
进入 至 这 全部 记忆 排列 是 permitted.
busy 逻辑
busy 逻辑 提供 一个 硬件 indication 那 两个都 端口 的 这
内存 有 accessed 这 一样 location 在 这 一样 时间. 它 也 准许
一个 的 这 二 accesses 至 proceed 和 信号 这 其它 一侧 那 这
内存 是 “busy”. 这
BUSY
管脚 能 然后 是 使用 至 stall 这 进入 直到
这 运作 在 这 其它 一侧 是 完成. 如果 一个 写 运作 有
被 attempted 从 这 一侧 那 receives 一个 busy indication, 这 写
信号 是 gated 内部 至 阻止 这 写 从 proceeding.
这 使用 的
BUSY
逻辑 是 不 必需的 或者 desirable 为 所有 applica-
tions. 在 一些 具体情况 它 将 是 有用的 至 logically 或者 这
BUSY
输出
一起 和 使用 任何
BUSY
indication 作 一个 中断 源 至 标记 这
事件 的 一个 illegal 或者 illogical 运作.
图示 4. busy 和 碎片 使能 routing 为 两个都 宽度 和 depth
expansion 和 idt7132 (主控) 和 (从动装置) idt7142 srams.
2692 drw 15
主控
双 端口
SRAM
BUSY
L
BUSY
R
CE
主控
双 端口
SRAM
BUSY
L
BUSY
R
CE
从动装置
双 端口
SRAM
BUSY
L
BUSY
R
CE
从动装置
双 端口
SRAM
BUSY
L
BUSY
R
CE
BUSY
L
BUSY
R
D
E
C
O
D
E
R
5V
5V
270
Ω
270
Ω
输入 输出
函数
CE
L
CE
R
一个
OL
-一个
10L
一个
或者
-一个
10R
BUSY
L
(1)
BUSY
R
(1)
xxno 相一致 H H 正常的
H X 相一致 H H 非rmal
X H 相一致 H H 正常的
L L 相一致 (2) (2) 写 inhib它
(3)
2692 tbl 13
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