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资料编号:835153
 
资料名称:IDT72V275L15PFI
 
文件大小: 213K
   
说明
 
介绍:
3.3 VOLT CMOS SuperSync FIFO
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
2
商业的 和 工业的 温度 范围
idt72v275/72v285

tqfp (pn64-1, 顺序 代号: pf)
stqfp (pp64-1, 顺序 代号: tf)
顶 视图

管脚 1
1
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3
4
5
6
7
8
9
10
11
12
13
14
15
16
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
WEN
SEN
直流
(1)
V
CC
D17
D16
D15
D14
D13
D12
D11
D10
D9
D8
D7
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
Q17
Q16
Q15
Q14
V
CC
Q13
Q12
Q11
Q10
Q9
Q8
Q7
Q6
WCLK
PRS
MRS
LD
fwft/si
FF
/
IR
PAF
HF
V
CC
PAE
EF
/
或者
RCLK
REN
RT
OE
Q5
Q4
V
CC
Q3
Q2
Q1
Q0
D0
D1
D2
D3
D4
D5
D6
4512 drw 02
这 输入 端口 是 控制 用 一个 写 时钟 (wclk) 输入 和 一个 写 使能
(
WEN
) 输入. 数据 是 写 在 这 先进先出 在 每 rising 边缘 的 wclk 当
WEN
是 asserted. 这 输出 端口 是 控制 用 一个 读 时钟 (rclk) 输入
和 读 使能 (
REN
) 输入. 数据 是 读 从 这 先进先出 在 每 rising
边缘 的 rclk 当
REN
是 asserted. 一个 输出 使能 (
OE
) 输入 是 提供
为 三-状态 控制 的 这 输出.
这 发生率 的 两个都 这 rclk 和 这 wclk 信号 将 相异 从 0
至 f
最大值
和 完全 independence. 那里 是 非 restrictions 在 这 频率
的 这 一个 时钟 输入 和 遵守 至 这 其它.
那里 是 二 可能 定时 模式 的 运作 和 这些 设备: idt
标准 模式 和 第一 文字 下降 通过 (fwft) 模式.
idt 标准 模式,
这 第一 文字 写 至 一个 empty 先进先出 将 不 呈现
在 这 数据 输出 线条 除非 一个 明确的 读 运作 是 执行. 一个 读
运作, 这个 组成 的 activating
REN
和 enabling 一个 rising rclk 边缘,
将 变换 这 文字 从 内部的 记忆 至 这 数据 输出 线条.
fwft 模式,
这 第一 文字 写 至 一个 empty 先进先出 是 clocked 直接地
至 这 数据 输出 线条 之后 三 transitions 的 这 rclk 信号. 一个
REN
不 有 至 是 asserted 为 accessing 这 第一 文字. 不管怎样, subsequent
words 写 至 这 先进先出 做 需要 一个 低 在
REN
为 进入. 这 状态 的
这 fwft/si 输入 在 主控 重置 确定 这 定时 模式 在 使用.
为 产品 需要 更多 数据 存储 capacity 比 一个 单独的 先进先出
能 提供, 这 fwft 定时 模式 准许 depth expansion 用 chaining fifos
在 序列 (i.e. 这 数据 输出 的 一个 先进先出 是 连接 至 这 相应的
数据 输入 的 这 next). 非 外部 逻辑 是 必需的.
便条:
1. 直流 = don’t 小心. 必须 是 系 至 地 或者 v
CC
, 不能 是 left 打开.
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