MAX9316
详细地 描述
这 max9316 是 一个 低-skew, 1-至-5 差别的 驱动器
设计 为 时钟 或者 数据 分发. 一个 2-至-1 mux
选择 一个 的 这 二 时钟 输入, clk,
CLK
和
sclk. 这 clk 和
CLK
输入 是 差别的 当 这
sclk 是 单独的 结束. 这 mux 是 切换 用 这 sin-
gle-结束 sel 输入. 一个 逻辑 低 选择 这 clk 输入
和 一个 逻辑 高 选择 这 sclk 输入. 这 sel 逻辑
门槛 是 设置 用 这 内部的 电压 涉及 v
BB
.
sel 输入 能 是 驱动 用 v
CC
和 v
EE
或者 用 一个 单独的-
结束 lvpecl/lvecl 信号. 这 选择 输入 是
reproduced 在 five 差别的 输出, q0 至 q4.
同步的 使能
这 max9316 是 synchronously 使能 和 无能
和 输出 在 这 低 状态 至 eliminate shortened
时钟 脉冲.
EN
是 连接 至 这 输入 的 一个 边缘-
triggered d flip-flop. 之后 电源-向上, 驱动
EN
低 和
toggle 这 选择 时钟 输入 至 使能 这 输出.
这 输出 是 使能 在 这 下落 边缘 的 这
选择 时钟 输入 之后
EN
变得 低. 这 输出 是
无能 至 一个 低 状态 在 这 下落 边缘 的 这 选择-
ed 时钟 输入 之后
EN
变得 高. 这 门槛 为
EN
是 equal 至 v
BB
.
供应
为 接合 至 差别的 hstl 和 lvpecl 信号,
这 v
CC
范围 是 从 +3.0 至 +3.8v (和 v
EE
地面-
1:5 差别的 lvpecl/lvecl/hstl
时钟 和 数据 驱动器
6 _______________________________________________________________________________________
管脚 描述
管脚 名字 函数
1 Q0 同相 q0 输出. 典型地 terminate 和 50
Ω
电阻 至 (v
CC
- 2v).
2
Q0
反相的 q0 输出. 典型地 terminate 和 50
Ω
电阻 至 (v
CC
- 2v).
3 Q1 同相 q1 输出. 典型地 terminate 和 50
Ω
电阻 至 (v
CC
- 2v).
4
Q1
反相的 q1 输出. 典型地 terminate 和 50
Ω
电阻 至 (v
CC
- 2v).
5 Q2 同相 q2 输出. 典型地 terminate 和 50
Ω
电阻 至 (v
CC
- 2v).
6
Q2
反相的 q2 输出. 典型地 terminate 和 50
Ω
电阻 至 (v
CC
- 2v).
7 Q3 同相 q3 输出. 典型地 terminate 和 50
Ω
电阻 至 (v
CC
- 2v).
8
Q3
反相的 q3 输出. 典型地 terminate 和 50
Ω
电阻 至 (v
CC
- 2v).
9 Q4 同相 q4 输出. 典型地 terminate 和 50
Ω
电阻 至 (v
CC
- 2v).
10
Q4
反相的 q4 输出. 典型地 terminate 和 50
Ω
电阻 至 (v
CC
- 2v).
11 V
EE
负的 供应 电压
12 SEL
时钟 选择 输入 (单独的 结束). 驱动 低 至 选择 这 clk,
CLK
输入. 驱动 高 至 选择 这
sclk 输入. 这 sel 门槛 是 equal 至 v
BB
. 内部的 60k
Ω
pulldown 至 v
EE
.
13 V
BB
涉及 输出 电压. 连接 至 这 反相的 或者 同相 时钟 输入 至 提供 一个
涉及 为 单独的-结束 运作. 当 使用, 绕过 和 一个 0.01µf 陶瓷的 电容 至 v
CC
;
否则, leave 它 unconnected.
14
CLK
反相的 差别的 时钟 输入. 内部的 75k
Ω
pullup 至 v
CC
和 75k
Ω
pulldown 至 v
EE
.
15 CLK 同相 差别的 时钟 输入. 内部的 75k
Ω
pulldown 至 v
EE
.
16 SCLK 单独的-结束 时钟 输入. 内部的 75k
Ω
pulldown 至 v
EE
.
17 NC 不 内部 连接. 焊盘 至 pc 板 为 包装 热的 消耗.
18, 20 V
CC
积极的 供应 电压. 绕过 v
CC
至 v
EE
和 0.1µf 和 0.01µf 陶瓷的 电容. 放置 这
电容 作 关闭 至 这 设备 作 可能 和 这 小 值 电容 closest 至 这 设备.
19
EN
输出 使能 输入. 输出 是 synchronously 使能 在 这 下落 边缘 的 这 时钟 输入
当
EN
是 低. 输出 是 synchronously 设置 至 低 在 这 下落 边缘 的 这 时钟 输入 当
EN
是 高. 内部的 60k
Ω
pulldown 至 v
EE
.
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