1–7
一个 寄存器
(8 位)
分隔 用 2
576 khz
b 寄存器
(8 位)
分隔 用 4
1.296 mhz
2.592 mhz
5.184 mhz
10.368 mhz
MCLK
处理器
SCLK
一个 寄存器 + 一个
′
寄存器
(8 位)
2s complement
程序 分隔
一个 计数器
(8 位)
b 计数器
288 khz
fclk [low-通过 过滤 和
(sin x)/x 过滤 clock]
转换
比率
单独的, 一个-计数器
时期
一个-shot
阶段 shiftnormal
控制
图示 1–1. 控制 流动 图解
表格 1–1. 运行 发生率
FCLK
(khz)
低-通过 过滤
带宽
(khz)
b 寄存器 内容
(程序 非. 的 过滤 clocks)
(decimal)
转换
比率
(khz)
高-通过
柱子 频率
(hz)
144 3.6 20 (看 便条 1)
18
15
10 (看 便条 2)
7.2
8
9.6
14.4
36
40
48
72
288 7.2 20 (看 便条 1)
18
15
10 (看 注释 2 和 3)
14.4
16
19.2
28.8
72
80
96
144
432 10.8 20 (看 便条 1)
18
15 (看 便条 3)
10 (看 注释 2 和 3)
21.6
24
28.8
43.2
108
120
144
216
注释: 1. 这 b 寄存器 能 是 编写程序 为 值 更好 比 20; 不管怎样, 自从 这 样本 比率 是 更小的 比
7.2 khz 和 这 内部的 过滤 仍然是 在 3.6 khz, 一个 外部 消除走样 过滤 是 必需的.
2. 当 这 b 寄存器 是 编写程序 为 一个 值 较少 比 10, 这 模数转换器 和 这 dac conversions 是 不
完成 在之前 这 next 框架-同步 信号 和 这 结果 是 在 错误.
3. 这 最大 抽样 比率 为 这 模数转换器 频道 是 43.2 khz. 这 最大 比率 为 这 dac 频道 是
25 khz.
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