R
xc4000e 和 xc4000x 序列 地方 可编程序的 门 arrays
6-82 ds005 (v. 1.8 october 18, 1999 - 产品 规格
xc4000xl 管脚-至-管脚 输入 参数 指导原则
测试 的 切换 参数 是 modeled 之后 测试 方法 specified 用 mil-m-38510/605. 所有 设备 是 100%
functionally 测试. 管脚-至-管脚 定时 参数 是 获得 从 测量 外部 和 内部的 测试 patterns 和 是
有保证的 在 worst-情况 运行 情况 (供应 电压 和 接合面 温度). 列表 在下 是 代表
值 为 典型 管脚 locations 和 正常的 时钟 加载. 为 更多 specific, 更多 准确的, 和 worst-情况 有保证的 数据,
reflecting 这 真实的 routing 结构, 使用 这 值 提供 用 这 静态的 定时 分析器 (trce 在 这 Xilinx 开发
系统) 和 后面的-annotated 至 这 simulation netlist. 这些 path 延迟, 提供 作 一个 指导原则, 有 被 提取 从
这 静态的 定时 分析器 report. 值 是 表示 在 nanoseconds 除非 否则 指出
global 低 skew 时钟, 设置-向上 和 支撑
速 等级 -3 -2 -1 -09 -08
单位
描述 标识 设备 最小值 最小值 最小值 最小值 最小值
输入 建制 和 支撑 时间
非 延迟
global 低 skew 时钟 和 iff
global 低 skew 时钟 和 fcl
T
PSN
/t
PHN
XC4002XL
XC4005XL
XC4010XL
XC4013XL
XC4020XL
XC4028XL
XC4036XL
XC4044XL
XC4052XL
XC4062XL
XC4085XL
2.5 / 1.5
1.2 / 2.6
1.2 / 3.0
1.2 / 3.2
1.2 / 3.7
1.2 / 4.4
1.2 / 5.5
1.2 / 5.8
1.2 / 7.1
1.2 / 7.0
1.2 / 9.4
2.2 / 1.3
1.1 / 2.2
1.1 / 2.6
1.1 / 2.8
1.1 / 3.2
1.1 / 3.8
1.1 / 4.8
1.1 / 5.0
1.1 / 6.2
1.1 / 6.1
1.1 / 8.2
1.9 / 1.2
0.9 / 2.0
0.9 / 2.3
0.9 / 2.4
0.9 / 2.8
0.9 / 3.3
0.9 / 4.1
0.9 / 4.4
0.9 / 5.4
0.9 / 5.3
0.9 / 7.1
1.7 / 1.0
0.8 / 1.7
0.8 / 2.0
0.8 / 2.1
0.8 / 2.4
0.8 / 2.9
0.8 / 3.6
0.8 / 3.8
0.8 / 4.7
0.8 / 4.6
0.8 / 6.2
0.8 / 2.1
0.8 / 3.6
0.8 / 4.6
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
partial 延迟
global 低 skew 时钟 和 iff
global 低 skew 时钟 和 fcl
T
PSP
/t
PHP
XC4002XL
XC4005XL
XC4010XL
XC4013XL*
XC4020XL
XC4028XL
XC4036XL*
XC4044XL
XC4052XL
XC4062XL*
XC4085XL
8.4 / 0.0
10. 5 / 0.0
11.1 / 0.0
6.1 / 1.0
11.9 / 1.0
12.3 / 1.0
6.4 / 1.0
13.1 / 1.0
11.9 / 1.0
6.7 / 1.2
12.9 / 1.2
7.3 / 0.0
9.1 / 0.0
9.7 / 0.0
5.3 / 1.0
10.3 / 1.0
10.7 / 1.0
5.6 / 1.0
11.4 / 1.0
10.3 / 1.0
5.8 / 1.2
11.2 / 1.2
6.3 / 0.0
7.9 / 0.0
8.4 / 0.0
4.6 / 1.0
9.0 / 1.0
9.3 / 1.0
4.8 / 1.0
9.9 / 1.0
9.0 / 1.0
5.1 / 1.2
9.8 / 1.2
5.5 / 0.0
6.9 / 0.0
7.3 / 0.0
4.0 / 1.0
7.8 / 1.0
8.1 / 1.0
4.2 / 1.0
8.6 / 1.0
7.8 / 1.0
4.4 / 1.2
8.5 / 1.2
3.7 / 0.5
4.0/ 0.8
4.2/ 1.0
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
全部 延迟
global 低 skew 时钟 和 iff
T
PSD
/t
PHD
XC4002XL
XC4005XL
XC4010XL
XC4013XL*
XC4020XL
XC4028XL
XC4036XL*
XC4044XL
XC4052XL
XC4062XL*
XC4085XL
6.8 / 0.0
8.8 / 0.0
9.0 / 0.0
6.4 / 0.0
8.8 / 0.0
9.3 / 0.0
6.6 / 0.0
10.6 / 0.0
11.2 / 0.0
6.8 / 0.0
12.7 / 0.0
6.0 / 0.0
7.6 / 0.0
7.8 / 0.0
6.0 / 0.0
7.6 / 0.0
8.1 / 0.0
6.2 / 0.0
9.2 / 0.0
9.7 / 0.0
6.4 / 0.0
11.0 / 0.0
5.2 / 0.0
6.6 / 0.0
6.8 / 0.0
5.6 / 0.0
6.6 / 0.0
7.0 / 0.0
5.8 / 0.0
8.0 / 0.0
8.4 / 0.0
6.0 / 0.0
9.6 / 0.0
4.5 / 0.0
5.6 / 0.0
5.8 / 0.0
4.8 / 0.0
6.2 / 0.0
6.4 / 0.0
5.3 / 0.0
6.8 / 0.0
7.0 / 0.0
5.5 / 0.0
8.4 / 0.0
4.8 / 0.0
5.3 / 0.0
5.5 / 0.0
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
iff = 输入 flip-flop 或者 获得
* 这 xc4013xl, xc4036xl, 和 4062xl 有 significantly faster partial 和 全部 延迟 建制 时间 比 其它 设备.
注释: 输入 建制 时间 是 量过的 和 这 fastest route 和 这 lightest 加载.
输入 支撑 时间 是 量过的 使用 这 furthest 距离 和 一个 涉及 加载 的 一个 时钟 管脚 每 iob 作 好 作 驱动 所有
accessible CLB flip-flops. 为 设计 和 一个 小 号码 的 时钟 负载, 这 垫子-至-iob 时钟 管脚 延迟 作 决定
用 这 静态的 定时 分析器 (trce) 能 是 使用 作 一个 worst-情况 管脚-至-管脚 非-延迟 输入 支撑 specification.
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