spartan 和 spartan-xl families 地方 可编程序的 门 arrays
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ds060 (v1.6) 九月 19, 2001
1-800-255-7778
产品 规格
R
spartan-xl v
CC
夹紧
Spartan-xl fpgas 有 一个 optional 夹紧 二极管 con-
nected 从 各自 i/o 至 v
CC
. 当 使能 它们 clamp
ringing 过往旅客 后面的 至 这 3.3v 供应 栏杆. 这个 夹紧
action 是 必需的 在 3.3v pci 产品. v
CC
夹紧 是
一个 global 选项 影响 所有 i/o 管脚.
spartan-xl 设备 是 全部地 5v ttl i/o 兼容 如果 v
CC
夹紧 是 不 使能. 和 v
CC
夹紧 使能, 这
spartan-xl 设备 将 begin 至 clamp 输入 电压 至
一个 二极管 电压 漏出 在之上 v
CC
. 如果 使能, ttl i/o com-
patibility 是 maintained 但是 全部 5v i/o 容忍 是 sacrificed.
这 用户 将 选择 也 5v 容忍 (default) 或者 3.3v
pci 兼容性. 在 两个都 具体情况 负的 电压 是 clamped
至 一个 二极管 电压 漏出 在下 地面.
Spartan-xl 设备 是 兼容 和 ttl, lvttl, pci
3v, pci 5v 和 lvcmos signalling. 这 各种各样的 standards
是 illustrated 在Tabl e 5.
额外的 快 俘获 输入 获得 (spartan-xl 仅有的)
这 spartan-xl iob 有 一个 额外的 optional 获得 在 这
输入. 这个 获得 是 clocked 用 这 时钟 使用 为 这 输出
flip-flop 相当 比 这 输入 时钟. 因此, 二 不同的
clocks 能 是 使用 至 时钟 这 二 输入 存储 elements.
这个 额外的 获得 准许 这 快 俘获 的 输入 数据,
这个 是 然后 同步 至 这 内部的 时钟 用 这 iob
flip-flop 或者 获得.
至 放置 这 快 俘获 获得 在 一个 设计, 使用 一个 的 这
特定的 库 symbols, ilffx 或者 ilflx. ilffx 是 一个 trans-
parent-低 快 俘获 获得 followed 用 一个 起作用的 高
输入 flip-flop. ilflx 是 一个 transparent 低 快 俘获 获得
followed 用 一个 transparent 高 输入 获得. 任何 的 这 时钟
输入 能 是 inverted 在之前 驱动 这 库 元素,
和 这 反相器 是 absorbed 在 这 iob.
iob 输出 信号 path
输出 信号 能 是 optionally inverted 在里面 这 iob,
和 能 通过 直接地 至 这 输出 缓存区 或者 是 贮存 在 一个
边缘-triggered flip-flop 和 然后 至 这 输出 缓存区. 这
符合实际 的 这个 flip-flop 是 显示 在表格 6.
表格 4:
supported 来源 为 spartan/xl 输入
源
Spartan
输入
spartan-xl
输入
5v,
TTL
5v,
CMOS
3.3v
CMOS
任何 设备, v
CC
= 3.3v,
cmos 输出
√
unreli-
能
数据
√
spartan 家族, v
CC
= 5v,
ttl 输出
√√
任何 设备, v
CC
= 5v,
ttl 输出 (v
OH
≤
3.7v)
√√
任何 设备, v
CC
= 5v,
cmos 输出
√√√
(default
模式)
表格 5:
i/o standards supported 用 spartan-xl fpgas
Signaling
标准
VCC
夹紧
输出
驱动 V
ih 最大值
V
ih 最小值
V
il 最大值
V
oh 最小值
V
ol 最大值
TTL 不 允许 12/24 毫安 5.5 2.0 0.8 2.4 0.4
LVTTL OK 12/24 毫安 3.6 2.0 0.8 2.4 0.4
PCI5V 不 允许 24 毫安 5.5 2.0 0.8 2.4 0.4
PCI3V 必需的 12 毫安 3.6 50% 的 v
CC
30% 的 v
CC
90% 的 v
CC
10% 的 v
CC
lvcmos 3v OK 12/24 毫安 3.6 50% 的 v
CC
30% 的 v
CC
90% 的 v
CC
10% 的 v
CC
Table 6:
输出 flip-flop 符合实际
模式 时钟
时钟
使能 T D Q
电源-向上
或者 gsr
XX0*XSR
flip-flop X 0 0* X Q
1* 0* D D
XX1XZ
0X0*XQ
legend:
XDon
’
t 小心
rising 边缘 (时钟 不 inverted).
SR 设置 或者 重置 值. 重置 是 default.
0* 输入 是 低 或者 unconnected (default 值)
1* 输入 是 高 或者 unconnected (default 值)
Z 3-状态
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