spartan 和 spartan-xl families 地方 可编程序的 门 arrays
ds060 (v1.6) 九月 19, 2001
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产品 规格
1-800-255-7778
R
wclk 能 是 配置 作 起作用的 在 也 这 rising 边缘
(default) 或者 这 下落 边缘. 当 这 wclk 输入 至 这
内存 accepts 这 一样 信号 作 这 时钟 输入 至 这 asso-
ciated clb
’
s flip-flops, 这 sense 的 这个 wclk 输入 能 是
inverted 和 遵守 至 这 sense 的 这 flip-flop 时钟
输入. consequently, 在里面 这 一样 clb, 数据 在 这
rams spo 线条 能 是 贮存 在 一个 flip-flop 和 也 这
一样 或者 这 inverse 时钟 极性 使用 至 写 数据 至 这
内存.
这 我们 输入 是 起作用的 高 和 不能 是 inverted 在里面
这 clb.
准许 为 安排好 时间, 这 数据 在 这 spo 输出
reflects 这 内容 的 这 内存 location 目前
addressed. 当 这 地址 改变, 下列的 这 asyn-
chronous 延迟 t
ILO
, 这 数据 贮存 在 这 新 地址
location 将 呈现 在 spo. 如果 这 数据 在 一个 particular 内存
地址 是 overwritten, 之后 这 延迟 t
WOS
, 这 新 数据
将 呈现 在 spo.
双-端口 模式
在 双-端口 模式, 这 函数 发生器 (f-lut 和
g-lut) 是 使用 至 create 一个 16 x 1 双-端口 记忆. 的
这 二 数据 ports 有, 一个 准许 读 和 写
行动 在 这 地址 指定 用 a[3:0] 当 这 秒-
ond 提供 仅有的 为 读 行动 在 这 地址 speci-
fied independently 用 dpra[3:0]. 作 一个 结果, 同时发生的
读/写 行动 在 不同的 地址 (或者 甚至 在 这
一样 地址) 是 supported.
这 函数的 organization 的 这 16 x 1 双-端口 内存 是
显示 在图示 14. 这 双-端口 内存 信号 和 这
图示 13:
数据 写 和 进入 定时 为 内存
ds060_13_080400
wclk (k)
我们
地址
数据 在
数据 输出 OLD 新
T
DSS
T
DHS
T
ASS
T
AHS
T
WSS
T
WPS
T
WHS
T
WOS
T
ILO
T
ILO
图示 14:
逻辑 图解 为 这 双-端口 内存
我们
WCLK
a[3:0]
D
44
4
4
SPO
dpra[3:0]
输入 寄存器
写 行
选择
写
控制
读
输出
16 x 1
内存
读 行
选择
ds060_14_043001
DPO
写 行
选择
写
控制
读
输出
16 x 1
内存
读 行
选择
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