rev. b
–
10
–
AD7849
t
2
t
4
t
5
t
1
t
3
db0 (n)
DB15
(n+1)
t
5
t
4
DB0
(n+1)
db0 (n)
db15 (n)
db0 (n)
db13 (n)
DB13
(n+1)
DB0
(n+1)
db0 (n)
db13 (n)
t
6
SCLK
同步
BIN
/竞赛
SDIN
(ad7849b/c/t)
SDOUT
(ad7849b/c/t)
SDIN
(ad7849a)
SDOUT
(ad7849a)
LDAC
,
CLR
dcen 是 系 permanently 高
t
7
db15 (n)
t
6
图示 14. 定时 图解 (daisy-chain 模式)
串行 数据 加载 format (daisy chain 模式)
用 连接 dcen 高, 这 daisy-chain 模式 是 使能.
这个 模式 的 运作 是 设计 为 multi-dac 系统
在哪里 一些 ad7849s 将 是 连接 在 cascade. 在 这个
模式, 这 内部的 gating 电路系统 在 sclk 是 无能 和 一个
串行 数据 输出 facility 是 使能. 这 内部的 gating 信号
是 permanently 起作用的 (低) 所以 那 这 sclk 信号 是 continu-
ously 应用 至 这 输入 变换 寄存器 当
同步
是 低. 这
数据 是 clocked 在 这 寄存器 在 各自 下落 sclk 边缘 之后
同步
going 低. 如果 更多 比 16 时钟 脉冲 是 应用, 这
数据 ripples 输出 的 这 变换 寄存器 和 呈现 在 这
sdout 线条. 用 连接 这个 线条 至 这 sdin 输入 在 这
next ad7849 在 这 chain, 一个 multi-dac 接口 将 是 con-
structed. 十六 sclk 脉冲 是 必需的 为 各自 dac 在 这
系统. 因此 这 总的 号码 的 时钟 循环 必须 equal
16
×
n 在哪里 n 是 这 总的 号码 的 设备 在 这 chain.
当 这 串行 转移 至 所有 设备 是 完全,
同步
是
带去 高. 这个 阻止 任何 更远 数据 正在 clocked 在
这 输入 寄存器.
一个 持续的 sclk 源 将 是 使用 如果 它 能 是 arranged
那
同步
是 使保持 低 为 这 准确无误的 号码 的 时钟 循环.
alternatively, 一个 burst 时钟 containing 这 精确的 号码 的 时钟
循环 将 是 使用 和
同步
带去 高 一些 时间 后来的.
当 这 转移 至 所有 输入 寄存器 是 完全, 一个 一般
LDAC
信号 updates 所有 dac latches 和 这 数据 在 各自 在-
放 寄存器. 所有 相似物 输出 是 因此 updated simulta-
neously, 5
µ
s 之后 这 下落 边缘 的
LDAC
.
clear 函数 (
CLR
)
这 clear 函数 bypasses 这 输入 变换 寄存器 和 负载 这
dac 获得 和 所有 0s. 它 是 使活动 用 带去
CLR
低. 在 所有
范围 除了 这 补偿 二进制的 双极 范围 (–5 v 至 +5 v) 这
输出 电压 是 重置 至 0 v. 在 这 补偿 二进制的 双极 范围
这 输出 是 设置 至 v
REF–
. 这个 clear 函数 是 distinct 和
独立的从 这自动 电源-在 重置特性 的 这设备.
应用 这 ad7849
电源 供应 sequencing 和 解耦
在 这 ad7849, v
CC
应当 不 超过 v
DD
用 更多 比
0.4 v. 如果 这个 做 发生 然后 一个 内部的 二极管 能 是 转变
在 和 生产 获得-向上 在 这 设备. 小心 应当 是 带去 至
雇用 这 下列的 电源 供应 sequence: v
DD
; v
SS
; v
CC
.
在 系统 在哪里 它 是 可能 至 有 一个 incorrect 电源
sequence (为 例子, 如果 v
CC
是 更好 比 0.4 v 当 v
DD
是
安静的 0 v), 这 电路 的 图示 15 将 是 使用 至 确保 那
这 绝对 最大 比率 是 不 超过.
SD103C
1N5711
1N5712
1N4148
V
DD
V
CC
V
DD
V
CC
AD7849
图示 15. 电源 供应 保护
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