rev. b
–
12
–
AD7849
其它 输出 电压 范围
在 一些 具体情况, 用户 将 需要 输出 电压 范围 其它
比 那些 already 提到. 一个 例子 是 系统 这个
需要 这 输出 电压 至 是 一个 全部的 号码 的 millivolts (i.e.,
1 mv, 2 mv, 等.,). 如果 图示 18 是 使用, 然后 这 lsb 大小 是
125
µ
v. 这个 制造 它 可能 至 程序 全部的 millivolt val-
ues 在 这 输出. 表格 iii 显示 这 代号 表格 为 图示 18.
+15V +5V
V
DD
V
CC
V
REF+
V
输出
V
输出
(0v 至 +8.192v)
DGND
V
REF
–
AD7849*
AD584
信号
地
1
*
额外的 管脚
omitted 为 clarity
8
4
R
OFS
AGND
R2
R1
8.192v
图示 18. 0 v 至 8.192 v 输出 范围
表格 iii. 代号 表格 为 图示 18
二进制的 号码 相似物 输出
在 dac 获得 (v
输出
)
MSB LSB
1111 1111 1111 1111 8.192 v (65535/65536) = 8.1919 v
1000 0000 0000 0000 8.192 v (32768/65536) = 4.096 v
0000 0000 0000 1000 8.192 v (8/65536) = 0.001 v
0000 0000 0000 0100 8.192 v (4/65536) = 0.0005 v
0000 0000 0000 0010 8.192 v (2/65536) = 0.00025 v
0000 0000 0000 0001 8.192 v (1/65536) = 0.000125 v
便条: 假设 16-位 决议; 1 lsb = 8.192 v/2
16
= 125
µ
v.
Generating
5 v 输出 范围 从 单独的 +5 v 涉及
这 图解 在下 显示 如何 至 发生 一个
±
5 v 输出 范围
当 使用 一个 单独的 +5 v 涉及. v
REF–
是 连接 至 0 v
和 r
OFS
是 连接 至 v
REF+
. 这 +5 v 涉及 输入 是
应用 至 这些 管脚. 和 所有 0s 承载 至 这 dac, 这 非-
反相的 终端 的 这 输出 平台 放大器 是 在 0 v 和
V
输出
是 simply 这 inverse 的 v
REF+
. 和 所有 1s 承载 至 这
dac, 这 同相 终端 的 这 输出 平台 放大器 是
在 5 v 和 所以 v
输出
是 也 在 5 v.
R
OFS
+15V +5V
V
DD
V
CC
V
REF+
V
输出
V
输出
(
–
5v 至 +5v)
DGND
V
REF
–
V
SS
–
15V
AD7849*
R1
10k
Ω
AD586
C1
1nF
信号 地
6
8
4
5
*
额外的 管脚
omitted 为 clarity
2
AGND
图示 19. generating
±
5 v 输出 范围 从 单独的 +5 v
微处理器 接合
微处理器 接合 至 这 ad7849 是 通过 一个 串行 总线
这个 使用 标准 协议 兼容 和 dsp processors
和 微控制器. 这 communications 频道 需要 一个
三-线 接口 consisting 的 一个 时钟 信号, 一个 数据 信号
和 一个 同步 信号. 这 ad7849 需要 一个 16-位
数据 文字 和 数据 有效的 在 这 下落 边缘 的 sclk. 为 所有
这 接口, 这 dac 更新 将 是 完毕 automatically
当 所有 这 数据 是 clocked 在 或者 它 将 是 完毕 下面 控制
的
LDAC
.
计算数量 20 至 24 显示 这 ad7849 配置 为 接合 至
一个 号码 的 popular dsp processors 和 微控制器.
ad7849-adsp-2101/adsp-2102 接口
图示 20 显示 一个 串行 接口 在 这 ad7849 和 这
adsp-2101/adsp-2102 dsp 处理器. 这 adsp-2101/
adsp-2102 包含 二 串行 端口 和 也 端口 将 是
使用 在 这 接口. 这 数据 转移 是 initiated 用
TFS
going
低. 数据 从 这 adsp-2101/ adsp-2102 是 clocked 在 这
ad7849 在 这 下落 边缘 的 sclk. 这 dac 能 是 向上-
dated 用 支持
LDAC
高 当 performing 这 写 循环.
TFS
必须 是 带去 高 之后 这 16-位 写 循环.
LDAC
是
brought 低 在 这 终止 的 这 循环 和 这 dac 输出 是 向上-
dated. 在 这 接口 显示 这 dac 是 updated 使用 一个 ex-
ternal 计时器 这个 发生 一个
LDAC
脉冲波. 这个 可以 也 是
完毕 使用 一个 控制 或者 解码 地址 线条 从 这 proces-
sor. alternatively, 如果 这
LDAC
输入 是 hardwired 低 这 输出-
放 更新 takes 放置 automatically 在 这 16th 下落 边缘 的
sclk.
AD7849*
LDAC
SCLK
SDIN
同步
adsp-2101
adsp-2102*
SCLK
DT
TFS
*additional 管脚 omitted 为 clarity
计时器
图示 20. ad7849 至 adsp-2101/adsp-2102 接口
ad7849-dsp56000 接口
一个 串行 接口 在 这 ad7849 和 这 dsp56000 是
显示 在 图示 21. 这 dsp56000 是 配置 为 正常的
模式 异步的 运作 和 gated 时钟. 它 是 也 设置
向上 为 一个 16-位 文字 和 sck 和 sc2 作 输出 和 这 fsl
控制 位 设置 至 一个 “0”. sck 是 内部 发生 在 这
dsp56000 和 应用 至 这 ad7849 sclk 输入. 数据 从
这 dsp56000 是 有效的 在 这 下落 边缘 的 sck. 这 sc2
输出 提供 这 framing 脉冲波 为 有效的 数据. 这个 线条 必须
是 inverted 在之前 正在 应用 至 这
同步
输入 的 这
ad7849.
在 这个 接口 一个
LDAC
脉冲波 发生 从 一个 外部
计时器 是 使用 至 更新 这 输出 的 这 dacs. 这个 更新
能 也 是 生产 使用 一个 位 可编程序的 控制 线条
从 这 dsp56000.
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