AD1849K
rev. 0
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控制 字节 2, 数据 format 寄存器
数据 7 数据 6 数据 5 数据 4 数据 3 数据 2 数据 1 数据 0
0 0 DFR2 DFR1 DFR0 ST DF1 DF0
55 54 53 52 51 50 49 48
dfr2:0 数据 转换 频率 (f
S
) 选择 tin khz):
DFR 分隔 因素 xtal1 (24.576 mhz) xtal2 (16.9344 mhz)
0 3072 8 5.5125
1 1536 16 11.025
2 896 27.42857 18.9
3 768 32 22.05
4 448 n/一个 37.8
5 384 n/一个 44.1
6 512 48 33.075
7 2560 9.6 6.615
便条 那 这 ad1849k’s 内部的 oscillators 能 是 过载 用 外部 时钟 来源 在 这 结晶 输入 管脚. 如果 一个
外部 时钟 源 是 使用, 它 应当 是 应用 至 这 结晶 输入 管脚 (cin1 或者 cin2), 和 这 结晶 输出 管脚
(cout1 或者 cout2) 应当 是 left unconnected. 这 外部 时钟 源 需要 不 是 在 这 推荐 结晶
发生率, 和 它 将 是 分隔 向下 用 这 选择 分隔 因素.
ST global 立体的 模式. 两个都 转换器 是 放置 在 这 一样 模式.
0 mono 模式. 这 left 相似物 输入 呈现 在 两个都 模数转换器 输出. 这 left 数字的 输入 呈现 在 两个都 dac 输出.
1 立体的 模式
df1:0 codec 数据 format 选择:
0 16-位 twos-complement pcm 直线的
1 8-位
µ
-law companded
2 8-位 一个-law companded
3 8-位 unsigned pcm 直线的
控制 字节 3, 串行 端口 控制 寄存器
数据 7 数据 6 数据 5 数据 4 数据 3 数据 2 数据 1 数据 0
它的 MCK2 MCK1 MCK0 FSEL1 FSEL0 MS TXDIS
47 46 45 44 43 42 41 40
它的 立即的 三-状态:
0 fsync, sdtx 和 sclk 三-状态 在里面 3 sclk 循环 之后 d/
C
变得 lo
1 fsync, sdtx 和 sclk 三-状态 立即 之后 d/
C
变得 lo
mck2:0 时钟 源 选择 为 codec 内部的 运作:
0 串行 位 时钟 (sclk) 是 这 主控 时钟 在 256
×
F
S
1 24.576 mhz 结晶 (xtal1) 是 这 时钟 源
2 16.9344 mhz 结晶 (xtal2) 是 这 时钟 源
3 外部 时钟 (clkin) 是 这 时钟 源 在 256
×
F
S
4 外部 时钟 (clkin) 是 这 时钟 源, 分隔 用 这 因素 选择 用 dfr2:0
(外部 时钟 必须 是 稳固的 和 有效的 在里面 2000 时期 之后 它 是 选择.)
fsel1:0 框架 大小 选择:
0 64 位 每 框架
1 128 位 每 框架
2 256 位 每 框架
3 保留
便条 那 fsel 是 overridden 在 数据 模式 当 sclk 是 这 时钟 源 (mck = “0”). 当 sclk 是
供应 这 256
×
F
S
时钟 为 内部的 codec 运作, 256 位 每 框架 是 effectively 选择, regardless 的
fsel’s 内容.
MS 主控/从动装置 模式 为 这 串行 接口:
0 receive 串行 时钟 (sclk) 和 tsin 从 一个 外部 设备 (“slave mode”)
1 transmit 串行 时钟 (sclk) 和 框架 同步 (fsync) 至 外部 设备 (“master mode”)
便条 那 ms 是 overridden 当 sclk 是 这 时钟 源 (mck = “0”). 当 sclk 是 供应 这 时钟 为
内部的 codec 运作, 从动装置 模式 是 effectively 选择, regardless 的 这 内容 的 ms
.
TXDIS 传输者 使不能运转:
0 使能 串行 输出
1 三-状态 串行 数据 输出 (高 阻抗)
便条 那 控制 模式 overrides txdis. 在 控制 模式, 这 串行 输出 是 总是 使能.
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