rev. 0
AD7888
–5–
管脚 配置
soic 和 tssop
顶 视图
(不 至 规模)
16
15
14
13
12
11
10
9
1
2
3
4
5
6
7
8
CS
ref 在/ref 输出
V
DD
AGND
AIN1
AIN2
AIN3
AIN4
SCLK
DOUT
DIN
AGND
AIN8
AIN7
AIN6
AIN5
AD7888
管脚 函数 描述
管脚 管脚
非. Mnemonic 函数
1
CS
碎片 选择. 起作用的 低 逻辑 输入. 这个 输入 提供 这 双 函数 的 初始的 conversions 在
这 ad7888 和 也 frames 这 串行 数据 转移.
2 ref 在/ref 输出 Reference 输入/输出. 这 在-碎片 涉及 是 有 在 这个 管脚 为 使用 外部 至 这 ad7888.
alternatively, 这 内部的 涉及 能 是 无能 和 一个 外部 涉及 应用 至 这个 输入.
这 电压 范围 为 这 外部 涉及 是 从 +1.2 v 至 v
DD
.
3V
DD
电源 供应 输入. 这 v
DD
范围 为 这 ad7888 是 从 +2.7 v 至 +5.25 v.
4, 13 AGND 相似物 地面. 地面 涉及 要点 为 所有 电路系统 在 这 ad7888. 所有 相似物 输入 信号 和
任何 外部 涉及 信号 应当 是 涉及 至 这个 agnd 电压. 两个都 的 这些 管脚 应当
连接 至 这 agnd 平面 的 一个 系统.
5–12 AIN1–AIN8 相似物 输入 1 通过 相似物 输入 8. 第八 单独的-结束 相似物 输入 途径 那 是 多路复用
在 这 在-碎片 追踪/支撑. 这 相似物 输入 频道 至 是 转变 是 选择 用 使用 这 add0
通过 add2 位 的 这 控制 寄存器. 这 输入 范围 为 所有 输入 途径 是 0 至 v
REF
. 任何
unused 输入 途径 应当 是 连接 至 agnd 至 避免 噪音 pickup.
14 DIN 数据 在. 逻辑 输入. 数据 至 是 写 至 这 ad7888’s 控制 寄存器 是 提供 在 这个 输入
和 是 clocked 在 这 寄存器 在 这 rising 边缘 的 sclk (看 控制 寄存器 部分).
15 DOUT 数据 输出. 逻辑 输出. 这 转换 结果 从 这 ad7888 是 提供 在 这个 输出 作 一个 串行
数据 stream. 这 位 是 clocked 输出 在 这 下落 边缘 的 这 sclk 输入. 这 数据 stream 组成
的 四 leading zeros followed 用 这 12 位 的 转换 数据, 这个 是 提供 msb 第一.
16 SCLK 串行 时钟. 逻辑 输入. sclk 提供 这 串行 时钟 为 accessing 数据 从 这 部分 和 writing
串行 数据 至 这 控制 寄存器. 这个 时钟 输入 是 也 使用 作 这 时钟 源 为 这 ad7888’s
转换 处理.
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