管脚 说明 和 等效 电路
管脚 功能
管脚 否. 符号 等效 电路 描述
3 OutV / SCLK
输出 电压 振幅 和 串行 接口 时钟. 领带 这个
管脚 高 用于 正常 差速器 DCLK 和 数据 振幅.
接地 这个 管脚 用于 一个 减少 差速器 输出 振幅 和
减少 电源 消费. 请参见 截面 1.1.6. 当 这
扩展 控制 模式 是 已启用, 这个 管脚 功能 作为 这
SCLK 输入 哪个 时钟 入点 这 串行 数据.请参见 截面 1.2 用于
详细信息 开启 这 扩展 控制 模式. 请参见 截面 1.3 用于
描述 的 这 串行 接口.
4
OutEdge / DDR
/ SDATA
DCLK 边缘 选择, 双 数据 费率 启用 和 串行 数据
输入. 这个 输入 集 这 输出 边缘 的 DCLK+ 在 哪个 这
输出 数据 过渡. (请参见 截面 1.1.5.2). 当 这个 管脚 是
浮动 或 已连接 至 1/2 这 供应 电压, DDR 时钟
是 已启用. 当 这 扩展 控制 模式 是 已启用, 这个
管脚 功能 作为 这 SDATA 输入. 请参见 截面 1.2 用于 详细信息
开启 这 扩展 控制 模式. 请参见 截面 1.3 用于 描述
的 这 串行 接口.
15 dclk_rst
DCLK 重置. 一个 正 脉冲 开启 这个 管脚 是 已使用 至 重置 和
同步 这 DCLK 出场次数 的 多个 转换器. 请参见
截面 1.5 用于 详细 描述.
26
29
pd
PDQ
电源 向下 针脚. 一个 逻辑 高 开启 这 pd 管脚 看跌期权 这 整个
设备 进入 这 电源 向下 模式. 一个 逻辑 高 开启 这 PDQ
管脚 看跌期权 仅 这 "q" adc 进入 这 电源 向下 模式.
30 cal
校准 循环 启动. 一个 最小值 80 输入 时钟 循环次数
逻辑 低 跟踪 由 一个 最小值 的 80 输入 时钟 循环次数 高
开启 这个 管脚 启动 这 自我 校准 顺序. 请参见 截面
2.4.2 用于 一个 概述 的 自校准 和 截面 2.4.2.2 用于
一个 描述 的 on-命令 校准.
14 fsr/欧洲经委会
已满 缩放 范围 选择 和 扩展 控制 启用. 入点
非扩展 控制 模式, 一个 逻辑 低 开启 这个 管脚 集 这
满量程 差速器 输入 范围 至 650 mv
p-p
. 一个 逻辑 高 开启
这个 管脚 集 这 满量程 差速器 输入 范围 至 870
mv
p-p
. 请参见 截面 1.1.4. 至 启用 这 扩展 控制
模式, 由此 这 串行 接口 和 控制 寄存器 是
就业, 允许 这个 管脚 至 浮子 或 连接 它 至 一个 电压
相等 至 v
一个
/2. 请参见 截面 1.2 用于 信息 开启 这
扩展 控制 模式.
127
CalDly / des /
SCS
校准 延迟, 双 边缘 取样 和 串行 接口
芯片 选择. 与 一个 逻辑 高 或 低 开启 管脚 14, 这个 管脚
功能 作为 校准 延迟 和 集 这 号码 的 时钟
循环次数 之后 电源 向上 之前 校准 开始 (请参见 截面
1.1.1). 与 管脚 14 浮动, 这个 管脚 行为 作为 这 启用 管脚 用于
这 串行 接口 输入 和 这 CalDly 值 成为 0b
(短 延迟 与 否 规定 用于 一个 长 通电 校准
延迟). 当 这个 管脚 是 浮动 或 已连接 至 一个 电压
相等 至 v
一个
/2, des (双 边缘 取样) 模式 是 已选择
在哪里 这 "我" 输入 是 抽样 在 两次 这 时钟 费率 和 这
"q" 输入 是 已忽略. 请参见 截面 1.1.5.1.
ADC08D500
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