管脚 描述 和 相等的 电路
管脚 功能
管脚 非. 标识 相等的 电路 描述
3 OutV / SCLK
输出 电压 振幅 和 串行 接口 时钟. 系 这个
管脚 高 为 正常的 差别的 DCLK 和 数据 振幅.
地面 这个 管脚 为 一个 减少 差别的 输出 振幅 和
减少 电源 消耗量. 看 部分 1.1.6. 当 这
扩展 控制 模式 是 使能, 这个 管脚 功能 作 这
SCLK 输入 这个 clocks 在 这 串行 数据.看 部分 1.2 为
详细信息 在 这 扩展 控制 模式. 看 部分 1.3 为
描述 的 这 串行 接口.
4
OutEdge / DDR
/ SDATA
DCLK 边缘 选择, 翻倍 数据 比率 使能 和 串行 数据
输入. 这个 输入 sets 这 输出 边缘 的 DCLK+ 在 这个 这
输出 数据 transitions. (看 部分 1.1.5.2). 当 这个 管脚 是
floating 或者 连接 至 1/2 这 供应 电压, DDR clocking
是 使能. 当 这 扩展 控制 模式 是 使能, 这个
管脚 功能 作 这 SDATA 输入. 看 部分 1.2 为 详细信息
在 这 扩展 控制 模式. 看 部分 1.3 为 描述
的 这 串行 接口.
15 dclk_rst
DCLK 重置. 一个 积极的 脉冲波 在 这个 管脚 是 使用 至 重置 和
同步 这 DCLK outs 的 多样的 转换器. 看
部分 1.5 为 详细地 描述.
26
29
PD
PDQ
电源 向下 管脚. 一个 逻辑 高 在 这 PD 管脚 puts 这 全部
设备 在 这 电源 向下 模式. 一个 逻辑 高 在 这 PDQ
管脚 puts 仅有的 这 "q" 模数转换器 在 这 电源 向下 模式.
30 CAL
校准 循环 initiate. 一个 最小 80 输入 时钟 循环
逻辑 低 followed 用 一个 最小 的 80 输入 时钟 循环 高
在 这个 管脚 initiates 这 自 校准 sequence. 看 部分
2.4.2 为 一个 overview 的 自-校准 和 部分 2.4.2.2 为
一个 描述 的 在-command 校准.
14 fsr/ece
全部 规模 范围 选择 和 扩展 控制 使能. 在
非-扩展 控制 模式, 一个 逻辑 低 在 这个 管脚 sets 这
全部-规模 差别的 输入 范围 至 650 mV
p-p
. 一个 逻辑 高 在
这个 管脚 sets 这 全部-规模 差别的 输入 范围 至 870
mV
p-p
. 看 部分 1.1.4. 至 使能 这 扩展 控制
模式, 凭此 这 串行 接口 和 控制 寄存器 是
运用, 准许 这个 管脚 至 float 或者 连接 它 至 一个 电压
equal 至 V
一个
/2. 看 部分 1.2 为 信息 在 这
扩展 控制 模式.
127
CalDly / DES /
SCS
校准 延迟, 双 边缘 抽样 和 串行 接口
碎片 选择. 和 一个 逻辑 高 或者 低 在 管脚 14, 这个 管脚
功能 作 校准 延迟 和 sets 这 号码 的 时钟
循环 之后 电源 向上 在之前 校准 begins (看 部分
1.1.1). 和 管脚 14 floating, 这个 管脚 acts 作 这 使能 管脚 为
这 串行 接口 输入 和 这 CalDly 值 变为 0b
(短的 延迟 和 非 provision 为 一个 长 电源-向上 校准
延迟). 当 这个 管脚 是 floating 或者 连接 至 一个 电压
equal 至 V
一个
/2, DES (双 边缘 抽样) 模式 是 选择
在哪里 这 "i" 输入 是 抽样 在 两次 这 时钟 比率 和 这
"q" 输入 是 ignored. 看 部分 1.1.5.1.
ADC08D500
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