产品 信息
1.0 ADC081S051 运作
这 ADC081S051 是 successive-approximation 相似物-至-
数字的 转换器 设计 周围 一个 承担-redistribution
数字的-至-相似物 转换器. Simplified schematics 的 这
ADC081S051 在 两个都 追踪 和 支撑 运作 是 显示 在
计算数量 3 和 4, 各自. 在 图示 3, 这 设备 是 在
追踪 模式: 转变 SW1 connects 这 抽样 电容 至
这 输入, 和 SW2 balances 这 比较器 输入. 这
设备 是 在 这个 状态 直到 CS 是 brought 低, 在 这个 要点
这 设备 moves 至 支撑 模式.
图示 4 显示 这 设备 在 支撑 模式: 转变 SW1 con-
nects 这 抽样 电容 至 地面, 维持 这
抽样 电压, 和 转变 SW2 unbalances 这 compara-
tor. 这 控制 逻辑 然后 instructs 这 承担-redistribution
DAC 至 增加 或者 减去 fixed amounts 的 承担 从 这
抽样 电容 直到 这 比较器 是 保持平衡. 当
这 比较器 是 保持平衡, 这 数字的 文字 有提供的 至 这
DAC 是 这 数字的 描述 的 这 相似物 输入 电压.
这 设备 moves 从 支撑 模式 至 追踪 模式 在 这 13th
rising 边缘 的 sclk.
2.0 使用 这 ADC081S051
这 串行 接口 定时 图解 为 这 ADC081S051 是
显示 在 图示 2. CS 是 碎片 选择, 这个 initiates 变换器-
sions 在 这 ADC081S051 和 frames 这 串行 数据 trans-
fers. SCLK (串行 时钟) 控制 两个都 这 转换 pro-
cess 和 这 定时 的 串行 数据. SDATA 是 这 串行 数据
输出 管脚, 在哪里 一个 转换 结果 是 建立 作 一个 串行 数据
stream.
基本 运作 的 这 ADC081S051 begins 和 CS going
低, 这个 initiates 一个 转换 处理 和 数据 转移.
Subsequent rising 和 下落 edges 的 SCLK 将 是 labelled
和 涉及 至 这 下落 边缘 的 cs; 为 例子, "这
第三 下落 边缘 的 sclk" 将要 谈及 至 这 第三 下落 边缘
的 SCLK 之后 CS 变得 低.
在 这 下降 的 cs, 这 SDATA 管脚 comes 输出 的 触发-状态,
和 这 转换器 moves 从 追踪 模式 至 支撑 模式. 这
输入 信号 是 抽样 和 使保持 为 转换 在 这 下落
边缘 的 cs. 这 转换器 moves 从 支撑 模式 至 追踪
模式 在 这 13th rising 边缘 的 SCLK (看 图示 2). 这
SDATA 管脚 将 是 放置 后面的 在 触发-状态 之后 这 16th
下落 边缘 的 sclk, 或者 在 这 rising 边缘 的 cs, whichever
occurs 第一. 之后 一个 转换 是 完成, 这 安静 时间
t
安静
必须 是 satisfied 在之前 bringing CS 低 又一次 至
begin 另一 转换.
十六 SCLK 循环 是 必需的 至 读 一个 完全
样本 从 这 adc081s051. 这 样本 位 (包含
任何 leading 或者 trailing zeroes) 是 clocked 输出 在 下落
edges 的 sclk, 和 是 将 至 是 clocked 在 用 一个
接受者 在 subsequent 下落 edges 的 sclk. 这
ADC081S051 将 生产 三 leading 零 位 在 sdata,
followed 用 第八 数据 位, 大多数 重大的 第一. 之后 这
数据 位, 这 ADC081S051 将 时钟 输出 四 trailing zeros.
如果 CS 变得 低 在之前 这 rising 边缘 的 sclk, 一个 额外的
(fourth) 零 位 将 是 captured 用 这 next 下落 边缘 的
sclk.
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图示 3. ADC081S051 在 追踪 模式
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图示 4. ADC081S051 在 支撑 模式
ADC081S051
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