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ESCRIPTION
管脚 描述
bt856/7
睡眠 I 44 powerdown 控制 输入 (ttl 兼容). 一个 logical 一个 configures 这
设备 为 电源-向下 模式. 一个 logical 零 configures 这 设备 为
正常的 运作. 这个 管脚 将 是 连接 直接地 至 vaa 或者 地.
iic 数据 i/o 45 串行 接口 数据 输入/输出 (ttl 兼容). 数据 是 写 至
和 读 从 这 设备 通过 这个 串行 总线.
iic 时钟 I 46 串行 接口 时钟 输入 (ttl 兼容). 这 最大 时钟 比率
是 100 khz.
从动装置 I 47 从动装置/主控 模式 选择 输入 (ttl 兼容). 一个 logical 一个 config-
ures 这 设备 为 从动装置 video 定时 运作. 一个 logical 零 config-
ures 这 设备 为 主控 video 定时 运作. 这个 管脚 将 是
连接 直接地 至 vaa 或者 地. 这个 管脚 是 ignored 如果 位 d4 的 subad-
dress 寄存器 0xdc 是 一个 logical 一个.
CLKX2 I 48 2x pixel 时钟 输入 (ttl 兼容).
CLKX1 I 49 pixel 时钟 输入 (ttl 兼容). inverted 和 抽样 用 clkx2 至
derive 时钟.
RESET* I 52 重置 控制 输入 (ttl 兼容). 一个 logical 零 为 一个 时钟
循环 resets 和 使不能运转 video 定时 (horizontal, vertical, subcarrier
counters 至 这 开始 的 vsync 的 first field). 一个 logical 零 为 二
时钟 循环 也 resets 内部的 寄存器 至 00. reset* 必须 是 一个
logical 一个 为 正常的 运作, commencing 在 这 开始 的 vsync.
BLANK* I 53 composite blanking 控制 输入 (ttl 兼容). blank* 是 regis-
tered 在 这 rising 边缘 的 时钟. 这 r0–r7, g0–g7, 和 b0–b7
输入 是 ignored 当 blank* 是 一个 logical 零.
VSYNC* i/o 54 vertical 同步 输入/输出 (ttl 兼容). 作 一个 输出 (主控 模式
运作), vsync* 是 输出 下列的 这 rising 边缘 的 时钟. 作 一个
输入 (从动装置 模式 运作), vsync* 是 注册 在 这 rising 边缘
的 时钟.
HSYNC* i/o 55 horizontal 同步 输入/输出 (ttl 兼容). 作 一个 输出 (主控
模式 运作), hsync* 是 输出 下列的 这 rising 边缘 的
时钟. 作 一个 输入 (从动装置 模式 运作), hsync* 是 注册 在
这 rising 边缘 的 时钟.
正方形的 I 58 正方形的 pixel/ccir 601 决议 选择 输入 (ttl 兼容). 一个 logi-
cal 一个 configures 这 设备 为 正方形的 pixel 运作. 一个 logical 零
configures 这 设备 为 ccir 601 决议 运作. 这个 管脚
应当 是 连接 直接地 至 地 如果 使用 i
2
c. 这个 管脚 是 ignored 如果
位 d4 的 subaddress 寄存器 0xdc 是 一个 logical 一个, 或者 如果 pal m 或者
n-argentina 是 选择 通过 位 d0, d1 的 寄存器 0xda.
INTERLACE I 59 interlaced/noninterlaced 模式 选择 输入 (ttl 兼容). 一个 logical
一个 configures 这 设备 为 interlaced 运作. 一个 logical 零 config-
ures 这 设备 为 noninterlaced 运作. 这个 管脚 应当 是 con-
nected 直接地 至 地 如果 使用 i
2
c. 这个 管脚 是 ignored 如果 位 d4 的
subaddress 寄存器 0xdc 是 一个 logical 一个.
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