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计算数量 5 和 6 显示 这 时钟 接口 schemes 至
一些 其它 类型 的 时钟 来源.
图示 5: 5v cmos 水平的 时钟 scheme
图示 6: ttl 或者 3v cmos 水平的 时钟 scheme
数字的 输出 和 水平的 选择
图示 7 depicts 这 数字的 输出 缓存区 和 偏差 使用 在
这 clc5957. 虽然 各自 的 这 twelve 输出 位
使用 一个 控制 电流 缓存区 至 限制 供应 过往旅客,
它 是 推荐 那 parasitic 加载 的 这 输出 是
使减少到最低限度. 因为 这些 输出 过往旅客 是 harmoni-
cally related 至 这 相似物 输入 信号, 过度的 加载
将 降级 模数转换器 效能 在 一些 发生率.
图示 7: clc5957 数字的 输出
这 逻辑 高 水平的 是 slaved 至 这 内部的 2.4 电压
涉及. 这 outlev 控制 管脚 选择 也 一个 3.3v
或者 2.5v 逻辑 高 水平的. 一个 内部的 pullup 电阻 选择
这 3.3 volt 水平的 作 这 default 当 这 outlev 管脚 是
left 打开. grounding 这 outlev 管脚 选择 这 2.5v
逻辑 高 水平的.
至 使容易 用户 接口 至 subsequent 数字的 电路系统, 这
clc5957 有 一个 数据 有效的 时钟 输出 (dav). 在 顺序 至
相一致 延迟 在 ic 处理 变量, 这个 数字的
输出 也 使用 这 一样 输出 缓存区 作 这 数据 位.
这 dav 时钟 输出 是 simply 一个 delayed 版本 的 这
encode 输入 时钟. 自从 这 模数转换器 输出 数据 改变
是 slaved 至 这 下落 边缘 的 这 encode 时钟, 这
rising dav 时钟 边缘 occurs near 这 中心 的 这 数据
有效的 window (或者 eye) regardless 的 这 抽样 频率.
ENC
CLC5957
0.01
µ
F
ENC
ENC
CLC5957
0.01
µ
F
ENC
2.4v
ref
GNDD
数字的
信号
V
CCD
控制 电流
输出 缓存区
数字的
输出
输出
水平的
打开 = 3.3v
hi
地 = 2.5v
hi
cml 至
CMOS
+
-
+
-
10k
Ω
50
Ω
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