6.6.3 - 交流 timings (所需的)东西
(v
CC
= 4.5v 至 5.5v, t
amb
= -20 至 +85°c, 输入 信号 最大值 leading 边缘 &放大; trailing 边缘 (t
R
, t
F
) = 10ns)
标识 参数 最小值 典型值 最大值 单位
t
CLK
数据 时钟 时期 50 - - ns
t
WHCLK
持续时间 的 时钟 (clk) 脉冲波 在 高 水平的 15 - - ns
t
WLCLK
持续时间 的 时钟 (clk) 脉冲波 在 低 水平的 15 - - ns
t
SDAT
设置-向上 时间 的 数据 输入 在之前 时钟 (低 至 高) 转变 0 - - ns
t
HDAT
支撑 时间 的 数据 输入 之后 时钟 (低 至 高) 转变 15 - - ns
t
DSTB
最小 延迟 至 获得 (stb) 之后 时钟 (低 至 高) 转变 20 - - ns
t
STB
获得 (stb) 低 水平的 脉冲波 持续时间 10 - - ns
t
BLK
blanking (bLk) 脉冲波 持续时间 100 - - ns
t
POL
极性 (pol) 脉冲波 持续时间 100 - - ns
t
HIZ
高 阻抗 (hiz) 脉冲波 持续时间 100 - - ns
t
SFR
设置-向上 时间 的 为ward/反转 信号 在之前 时钟 (低 至 高) 转变 100 - - ns
6.6.4 - 交流 timings 特性
(v
CC
= 5v, v
PP
= 65v, v
SSP
= 0v, v
SSLOG
= 0v, v
SSSUB
= 0v, t
amb
= 25°c, v
ilmax.
= 0.2v
CC
, v
ihmin.
= 0.8v
CC
,
V
OH
= 4.0v, v
OL
= 0.4v, c
L
= 10pf, 除非 否则 指定)
标识 参数 最小值 典型值 最大值 单位
t
CLK
数据 时钟 时期 50 - - ns
t
RDAT
logical 数据 输出 上升 时间 - TBD 30 ns
t
FDAT
logical 数据 输出 下降 时间 - TBD 30 ns
t
PHL1
t
PLH1
延迟 的 逻辑 数据 输出 (高 至 低 转变) 之后 时钟 (clk) 转变
延迟 的 逻辑 数据 输出 (低 至 高 转变) 之后 时钟 (clk) 转变
-
-
40
40
TBD
TBD
ns
ns
t
PHL2
t
PLH2
延迟 的 电源 输出 改变 (高 至 低 转变) 之后 时钟 (clk) 转变
延迟 的 电源 输出 改变 (低 至 高 转变) 之后 时钟 (clk) 转变
-
-
TBD
TBD
120
120
ns
ns
t
PHL3
t
PLH3
延迟 的 电源 输出 改变 (高 至 低 转变) 之后 获得 (stb) 转变
延迟 的 电源 输出 改变 (低 至 高 转变) 之后 获得 (stb) 转变
-
-
TBD
TBD
110
110
ns
ns
t
PHL4
t
PLH4
延迟 的 电源 输出 改变 (高 至 低 转变) 至 blank (BLk) 或者 极性
(pol) 转变
延迟 的 电源 输出 改变 (低 至 高 转变) 至 blank (BLk) 或者 极性
(
pol) 转变
-
-
TBD
TBD
100
100
ns
ns
t
PHZ5
t
PLZ5
延迟 的 电源 输出 改变 (高 至 hi-z 转变) 之后 高 阻抗 (hiz) (5)
延迟 的 电源 输出 改变 (低 至 hi-z 转变) 之后 高 阻抗 (hiz) (5)
-
-
TBD
TBD
100
100
ns
ns
t
PZH5
t
PZL5
延迟 的 电源 输出 改变 (hi-z 至 高 转变) 之后 高 阻抗 (hiz) (5)
延迟 的 电源 输出 改变 (hi-z 至 低 转变) 之后 高 阻抗 (
hiz) (5)
-
-
TBD
TBD
100
100
ns
ns
t
ROUT
电源 输出 上升 时间 (6) - - 150 ns
t
FOUT
电源 输出 下降 时间 (6) - - 150 ns
注释 : 5. 看 测试 图解.
6. 一个 输出 among 64, 加载 电容 c
输出
= 50pf, 其它 输出 在 低 水平的.
6 - stv7699 规格
(持续)
CM17699
9/11
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