cy25811/12/14
文档 #: 38-07112 rev. *e 页 3 的 11
3-水平的 数字的 输入
s0, s1, 和 frsel 数字的 输入 是 设计 至 sense 3
不同的 逻辑 水平 designated 作 高 “1”, 低 “0” 和
middle “m”. 和 这个 3-水平的 数字的 输入 逻辑, 这 3-水平的
逻辑 是 能 至 发现 9 不同的 逻辑 states.
s0, s1 和 frsel 管脚 包含 一个 在 碎片 20k (10k/10k)
电阻 分隔物. 非 外部 应用 电阻器 是 需要
至 执行 这 3-水平的 逻辑 水平 作 显示 在下:
逻辑 水平的 “0”: 3–level 逻辑 管脚 连接 至 地.
逻辑 水平的 “m”: 3–level逻辑 管脚 left floating (非 连接).
逻辑 水平的 “1”: 3–level 逻辑 管脚 连接 至 v
DD
.
图示 1
illustrates 如何 至 执行 3–level 逻辑.
调制 比率
展开 spectrum 时钟 发生器 utilize 频率
调制 (fm) 至 distribute活力 在 一个 明确的 带宽 的
发生率. 这 最大 频率 的 这 时钟 (fmax) 和
最小 频率 的 这 时钟 (fmin) 决定 这个 带宽 的
发生率. 这 时间 必需的 至 转变 从 fmin 至 fmax
和 后面的 至 fmin 是 这 时期 的 这 调制 比率. 这
调制 比率 的 sscg clocks 是 一般地 涉及 至 在
条款 的 频率, 或者
fmod = 1/tmod.
这 输入 时钟 频率, fin, 和 这 内部的 分隔物
决定 这 调制 比率.
在 这 情况 的 cy25811/2/4 devices, 这 (展开 spectrum)
调制 比率, fmod, 是 给 用 这 下列的 formula:
fmod = fin/dr
在哪里; fmod 是 这 调制 比率, fin 是 这 输入 频率
和 dr 是 这 分隔物 比率 作 给 在
Table 3
. 注意 那
输入 频率 范围 是 设置 用 frsel.
输入 和 输出 频率 选择
这 relationship 在 输入 频率 相比 输出
频率 在 条款 的 设备 选择 和 frsel 设置 是
给 在
Table 4
. 作 显示, 这 输入 频率 范围 是
选择 用 frsel 和 是 这 一样 为 cy25811, cy25812,
和 cy25814. 这 选择 的 cy25811 (1x), cy25812 (2x)
或者 cy25814 (4x) 确定 这 频率 multiplication 在
这 输出 (ssclk, 管脚 5) 和遵守 至 输入 频率
(xin, 管脚-1).
20-24 M ±1.3 ±1.1 ± 0.5 ± 0.4 –2.7 –1.9 –1.7 –0.6 0
24-28 M ±1.2 ± 0.9 ± 0.5 ± 0.4 –2.5 –1.8 –1.5 –0.6 0
28-32 M ±1.1 ± 0.9 ± 0.4 ± 0.3 –2.3 –1.7 –1.4 –0.5 0
表格 2. spread% 选择
(持续)
XIN
(mhz) FRSEL
s1 = 0
s0 = 0
s1 = 0
s0 = m
s1 = 0
s0 = 1
s1 = m
s0 = 0
s1 = 1
s0 = 1
s1 = 1
s0 = 0
s1 = m
s0 = 1
s1 = 1
s0 = m
s1 = m
s0 = m
逻辑
middle (m)
逻辑
高 (h)
s0, s1
和
FRSEL
至 vdd
s0, s1
和
FRSEL
UNCONNECTED
s0, s1
和
FRSEL
至 vss
VSS
逻辑
低 (0)
图示 1. 3–level 逻辑
表格 3. 调制比率 分隔物 ratios
FRSEL
输入 频率 范围
(mhz)
分隔物 比率
(dr)
0 4 至 8 128
1 8 至 16 256
M 16 至 32 512
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