cy2305 和 cy2309 作 pci 和 sdram 缓存区
2
含铅的 或者 lag adjustments
至 调整 这 含铅的 或者 lag 的 这 输出 在 这 cy2305 或者
cy2309, 一个 必须 understand 这 relationships 在
ref 和 clkout, 和 这 relationship 在 clkout
和 这 其它 输出. 至 understand 这 relationship, 第一 我们
需要 至 understand 一个 few 恰当的ties 的 这 cy2305 和
cy2309 阶段 锁 循环. 这 pll senses 这 阶段 的
这 clkout 管脚 在 一个 门槛 的 v
dd
/2 和 比较 它 至
这 ref 管脚 在 这 一样 v
dd
/2 门槛. 所有 这 输出 开始
它们的 转变 在 这 一样 时间 (包含 clkout). chang-
ing 这 加载 在 一个 输出 改变 它的 上升 时间 和 因此
如何 长 它 takes 这 输出 至 得到 至 这 v
dd
/2 门槛.
使用 这些 恰当的ties 至 我们的 有利因素, 我们 能 然后 调整
这 时间 当 这 输出 reach 这 v
dd
/2 门槛 相关的
至 当 这 ref 输入 reaches 这 v
dd
/2 门槛. 这 clk-
输出 输出 不管怎样 不能 是 调整: 它 将 总是 有
零 延迟 从 这 ref 输入 在 v
dd
/2. 这 输出 能 是
先进的 用 加载 这 clkout 输出 更多 heavily 比
这 其它 输出 或者 能 是 delayed 用 加载 clkout 更多
lightly 比 这 其它 输出.
图示 3
显示 如何 许多 ps
这 输出 是 moved vs. 这 区别 在 这 加载 是-
tween clkout 和 这 其它 输出. 作 一个 粗糙的 指导原则,
这 调整 是 50 ps/pf 的 加载 区别. 便条: 这
零 延迟 缓存区 将 总是 调整 它自己 至 保持 这 v
dd
/2
要点 的 这 输出 在 零 延迟 从 这 v
dd
/2 要点 的 这
涉及. 如果 这 应用 需要 这 输出 的 这 零
延迟 缓存区 至 有 零 延迟 从 另一 输出 的 这
涉及 时钟 碎片, 这 输出 的 这 时钟 碎片 那 是 驱动
这 零 延迟 缓存区 必须 是 承载 这 一样 作 这 其它
输出 的 这 时钟 碎片 或者 这 输出 的 这 零 延迟 缓存区
将 是 先进的/delayed 和 涉及 至 那些 其它 输出-
puts.
图示 3. 含铅的 lag adjustments
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