CY28343
文档 #: 38-07369 rev. *a 页 2 的 10
注释:
2. pu = 内部的 拉-向上 pd = 内部的 拉-向下.
3. 一个 绕过 电容 (0.1 mf) 应当 是 放置 作 关闭 作 可能 至 各自 积极的 电源 管脚 (<0.2"). 如果 这些 绕过 capacitors 是 不 关闭 至 这 管脚 它们的
高 频率 过滤 典型的 将 是 cancelled 用 这 含铅的 电感 的 这 查出.
电源 管理
这 单独的 输出 使能/使不能运转 控制 的 这 cy28343
准许 这 用户 至 执行 唯一的 电源 管理
schemes 在 这 设计. 输出 是 在 低 状态 当 dis-
abled 通过 这 二-线条 接口 作 单独的 位 是 设置
低 在 byte0 至 byte2 寄存器. 这 反馈 输出
fbout_ddr 和 fbout_sdr 不能 是 无能 通过
二-线条 串行 总线.
零 延迟 缓存区
当 使用 作 一个
零
延迟 缓存区 这 cy28343 将 likely 是
在 一个 nested 时钟 tree 应用. 为 这些 产品 这
cy28343 提供 单独的-终止 输入 作 一个 pll 涉及. 这
cy28343 然后 能 锁 面向 这 涉及 和 translate 和
near 零 至 低-skew 输出. 为 正常的 运作, 这 ex-
ternal 反馈 输入, fbin_ddr 和 fbin_sdr, 是 con-
nected 至 这 反馈 输出, fbout_ddr 和
fbout_sdr. 用 连接 这 反馈 输出 至 这 喂养-
后面的 输入 这 传播 延迟 通过 这 设备 是 elimi-
nated. 这 pll 工作 至 排整齐 这 输出 边缘 和 这 输入
涉及 边缘 因此 producing 一个 near 零 延迟. 这 谈及-
ence 频率 affects 这 静态的 阶段 补偿 的 这 pll 和
因此 这 相关的 延迟 在 这 输入 和 输出.
管脚 描述
[2, 3]
管脚 名字 i/o 描述
10 CLKIN I
时钟 输入
. 涉及 这 pll
47 fbin_ddr I
PD
反馈 时钟 输出
. 连接 至 fbout_ddr 为 accessing 这 pll.
看
函数 表格 在 页 1
23 fbin_sdr I
PD
反馈 时钟 输入
. 连接 至 fbout_sdr 为 accessing 这 pll. 看
函数 表格 在 页 1
30,32,36,38
42,44
ddrt(0:5) O
时钟 输出
. 真实 copies 的 这 clkin 输入
29,31,35,37
41,43
ddrc(0:5) O
时钟 输出
. complementary copies 的 这 clkin 输入
2-5,8,9
15-18,21
sdram(0:12) O
时钟 输出
. 真实 copies 的 这 clkin 输入
46 fbout_ddr O
反馈 时钟 输出
. 连接 至 fbin_ddr 为 正常的 运作. 一个 真实
copy 的 这 clkin 输入. 这 延迟 的 这 pcb 查出 rc 在 这个 输出 将
控制 输入 涉及/ddr 输出 clocks 阶段 relationships.
22 fbout_sdr O
反馈 时钟 输出
. 连接 至 fbin_sdr 为 正常的 运作. 一个 真实
copy 的 这 clkin 输入. 这 延迟 的 这 pcb 查出 rc 在 这个 输出 将
控制 输入 涉及/ sdr 输出 clocks 阶段 relationships.
48 selddr_sdr# I
PD
sdr 或者 ddr 选择 管脚
. 看
函数 表格 在 页 1
26 SCLK I
PU
串行 时钟 输入
. clocks 数据 在 sdata 在 这 内部的 寄存器.
25 SDATA i/o
PU
串行 数据 输入
. 输入 数据 是 clocked 至 这 内部的 寄存器 至 使能/使不能运转
单独的 输出. 这个 提供 flexibility 在 电源 管理.
1,7,14,20,27 vdd_3.3v
3.3v 电源 供应 为 sdr 输出 和 二 线条 串行 接口
33,39,45 vdd_2.5v
2.5v 电源 供应 为 ddr 输出
6,13,19,24,28
,34,40
VSS
一般 地面
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