CY7C1361B
CY7C1363B
文档 #: 38-05302 rev. *b 页 13 的 34
函数的 overview
所有 同步的 输入 通过 通过 输入 寄存器 控制
用 这 rising 边缘 的 这 时钟. 最大 进入 延迟 从
这 时钟 上升 (t
C0
) 是 6.5 ns (133-mhz 设备).
这 cy7c1361b/cy7c1363b 支持 secondary cache 在
系统 utilizing 也 一个 直线的或者 interleaved burst sequence.
这 interleaved burst 顺序 支持 pentium
®
和 i486
processors. 这 直线的 burst sequence 是 suited 为 processors
那 utilize 一个 直线的 burst sequence. 这 burst 顺序 是
用户-可选择的, 和 是 决定 用 抽样 这 模式
输入. accesses 能 是 initiated 和 也 这 处理器
地址 strobe (adsp
) 或者 这 控制 地址 strobe
(adsc
). 地址 advancement 通过 这 burst sequence 是
控制 用 这 adv
输入. 一个 二-位 在-碎片 wraparound
burst 计数器 俘获 这 first 地址 在 一个 burst sequence
和 automatically increments 这 地址 为 这 rest 的 这
burst 进入.
字节 写 行动 是 qualified 和 这 字节 写 使能
(bwe
) 和 字节 写 选择 (bw
X
) 输入. 一个 global 写
使能 (gw
) overrides 所有 字节 写 输入 和 写 数据 至
所有 四 字节. 所有 写是 simplified 和 在-碎片
同步的 自-安排时间 写 电路系统.
三 同步的 碎片 选择 (ce
1
, ce
2
, ce
3
[2]
) 和 一个
异步的 输出 使能 (oe
) 提供 为 容易 bank
选择 和 输出 three-状态 控制. adsp
是 ignored 如果
CE
1
是 高.
单独的 读 accesses
一个 单独的 读 进入 是 initiated 当 这 下列的 情况
是 satisfied 在 时钟 上升: (1) ce
1
, ce
2
, 和 ce
3
[2]
是 所有
asserted 起作用的, 和 (2) adsp
或者 adsc是 asserted 低 (如果
这 进入 是 initiated 用 adsc
, 这 写 输入 必须 是
deasserted 在 这个 第一 循环). 这 地址 提交 至
这 地址 输入 是 latched 在 这 地址 寄存器 和 这
burst 计数器/控制 逻辑 和 提交 至 这 记忆 核心.
如果 这 oe输入 是 asserted 低, 这 要求 数据 将 是
有 在 这 数据 输出 一个 最大 至 t
CDV
之后 时钟
上升. adsp
是 ignored 如果 ce
1
是 高.
单独的 写 accesses initiated 用 adsp
这个 进入 是 initiated 当 这 下列的 情况 是
satisfied 在 clock 上升: (1) ce
1
, ce
2
, ce
3
[2]
是 所有 asserted
起作用的, 和 (2) adsp
是 asserted 低. 这 地址
提交 是 承载 在 这 地址 寄存器 和 这 burst
输入 (gw
, bwe, 和 bw
X
)是 ignored 在 这个 第一 时钟
循环. 如果 这 写 输入 是 作serted 起作用的 (看 写 循环
描述 表格 为 适合的 states 那 表明 一个 写)
在 这 next 时钟 上升, 这 适合的 数据 将 是 latched 和
写 在 这 设备.字节 写 是 允许. 所有 i/os 是
三-陈述 在 一个 字节 write.自从 这个 是 一个 一般 i/o
设备, 这 异步的 oe 输入 信号 必须 是 deasserted
和 这 i/os 必须 是 三-stated 较早的 至 这 presentation 的
数据 至 dqs. 作 一个 安全 precaution, 这 数据 线条 是
三-陈述 once 一个 写 循环是 发现, regardless 的 这
状态 的 oe.
单独的 写 accesses initiated 用 adsc
这个 写 进入 是 initiated 当 这 下列的 情况 是
satisfied 在 时钟 上升: (1) ce
1
, ce
2
, 和 ce
3
[2]
是 所有 asserted
起作用的, (2) adsc是 asserted 低, (3) adsp是 deasserted
高, 和 (4) 这 写 输入 信号 (gw, bwe, 和 bw
X
)
表明 一个 写 进入. adsc
是 ignored 如果 adsp是 起作用的 低.
这 地址 提交 是 承载 在 这 地址 寄存器
和 这 burst 计数器/控制 逻辑 和 delivered 至 这
记忆 核心. 这 信息 提交 至 dq
[a:d]
将 是
写 在 这 指定 地址 location. 字节 写 是
允许. 所有 i/os 是 三-stated 当 一个 写 是 发现,
甚至 一个 字节 写. 自从 这个是 一个 一般 i/o 设备, 这
异步的 oe输入 信号 必须 是 deasserted 和 这
i/os 必须 是 三-陈述 较早的 至 这 presentation 的 数据 至
dqs. 作 一个 安全 precaution, 这 数据 线条 是 三-陈述
once 一个 写 循环 是发现, regardless
的 这 状态 的 oe.
burst sequences
这 cy7c1361b/cy7c1363b 提供 一个 在-碎片 二-位
wraparound burst 计数器 inside 这 sram. 这 burst 计数器
是 喂养 用 一个
[1:0]
, 和 能 follow 也 一个 直线的 或者 interleaved
burst 顺序. 这 burst 顺序 是决定 用 这 状态 的 这
模式 输入. 一个 低 在 模式 将 选择 一个 直线的 burst
sequence. 一个 高 在 模式 将 选择 一个 interleaved burst
顺序. leaving 模式 unconnected 将 导致 这 设备 至
default 至 一个 interleaved burst sequence.
睡眠 模式
这 zz 输入 管脚 是 一个 异步的 输入. asserting zz
places 这 sram 在 一个 电源 conservation “sleep” 模式. 二
时钟 循环 是 必需的 至 enter 在 或者 exit 从 这个 “sleep”
模式. 当 在 这个 模式,数据 integrity 是 有保证的.
accesses pending 当 进去 这 “sleep” 模式 是 不
考虑 有效的 也不 是 这 completion 的 这 运作
有保证的. 这 设备 必须 是 deselected 较早的 至 进去
这
“sleep” 模式. ce
1
, ce
2
, ce
3
[2]
, adsp, 和 adsc必须
仍然是 inactive 为 这 持续时间 的 t
ZZREC
之后 这 zz 输入
returns 低.
interleaved burst 地址 表格
(模式 = floating 或者 vdd)
第一
地址
a1: a0
第二
地址
a1: a0
第三
地址
a1: a0
Fourth
地址
a1: a0
00 01 10 11
01 00 11 10
10 11 00 01
11 10 01 00
直线的 burst 地址 表格 (模式 = 地)
第一
地址
a1: a0
第二
地址
a1: a0
第三
地址
a1: a0
Fourth
地址
a1: a0
00 01 10 11
01 10 11 00
10 11 00 01
11 00 01 10
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