CY7C9689
10
控制 信号
71 CE
ttl 输入 抽样 在
TXCLK
¦
, rxclk
¦
, 或者
REFCLK
¦
碎片 使能 输入. 起作用的 低.
当 ce
是 asserted 和 抽样 低 用 rxclk, 这 receive 先进先出 状态
flags 是 驱动 至 它们的 起作用的 states. 当 这个 输入 是 deasserted 和 抽样
用 rxclk, 这 receive 先进先出 状态 flags 是 放置 在 一个 高-z 状态.
当 ce
有 被 抽样 低 和 rxen改变 从 deasserted 至
asserted 和 是 抽样 用 rxclk, 这 rxsc/d
, rxdata[7:0], rxdata[9:8]/
rxcmd[2:3] 和 vltn 输出 驱动器 是 使能 和 go 至 它们的 驱动 水平.
这些 管脚 仍然是 驱动 直到 rxen
是 抽样 deasserted.
当 这 transmit 先进先出 是 使能 (fifobyp
是 高), 和 ce是 asserted
和 抽样 用 txclk, 这 transmit 先进先出 状态 flags 是 驱动 至 它们的 起作用的
states. 当 这个 输入 是 deasserted 和 抽样 用 txclk, 这 transmit
先进先出 状态 flags 是 放置 在 一个 高-z 状态.
当 这 transmit 先进先出 是 绕过 (fifobyp
是 低), 和 ce是 asserted
和 抽样 用 refclk, 这 transmit 先进先出 状态 flags 是 驱动 至 它们的
起作用的 states. 当 这个 输入 是 deasserted 和 抽样 用 refclk, 这
transmit 先进先出 状态 flags 是 放置 在 一个 高-z 状态.
当 这 transmit 先进先出 是 使能 (fifobyp
是 高), ce有 被 抽样
低, 和 txen
改变 从 deasserted 至 asserted 和 是 抽样 用
txclk, 这 txsc/d
, txdata[7:0], txdata[9:8]/rxcmd[2:3], 和
txcmd[1:0] 输入 是 抽样 和 passed 至 这 transmit 先进先出. 这些 输入
是 抽样 在 所有 consecutive txclk 循环 直到 txen
是 抽样
deasserted.
当 这 transmit 先进先出 是 绕过 (fifobyp
是 低), ce有 被 抽样
低, 和 txen
改变 从 deasserted 至 asserted 和 是 抽样 用
refclk, 这 txsc/d
, txdata[7:0], txdata[9:8]/rxcmd[2:3], 和
txcmd[1:0] 输入 是 抽样 和 passed 至 这 encoder 或者 serializer 作
directed 用 其它 控制 输入. 这些 输入 是 抽样 在 所有 consecutive
refclk 循环 直到 txen
是 抽样 deasserted.
12 REFCLK ttl 时钟 输入 pll 频率 涉及 时钟.
这个 时钟 输入 是 使用 作 这 定时 涉及 为 这 transmit 和 receive
plls. 当 这 transmit 先进先出 是 绕过 (fifobyp
是 高), refclk 是
也 使用 作 这 时钟 为 这 并行的 transmit 接口.
75 SPDSEL 静态的 控制 输入
ttl 水平
正常情况下 连线的 高
或者 低
速 选择.
使用 至 选择 从 一个 的 二 运行 串行 比率 为 这 cy7c9689. 当
spdsel 是 高, 这 signaling 比率 是 在 100 和 200 mbaud. 当
低, 这 signaling 比率 是 在 50 和 100 mbaud. 使用 在 结合体
和 rangesel 和 byte8/10
至 配置 这 vco multipliers 和 dividers.
74 RANGESEL 静态的 控制 输入
ttl 水平
正常情况下 连线的 高
或者 低
范围 选择.
选择 这 恰当的 预分频器 为 这 refclk 输入. 如果 rangesel 是 低, 这
refclk 输入 是 passed 直接地 至 这 transmit pll 时钟 乘法器. 如果
rangesel 是 高, reflck 是 分隔 用 二 在之前 正在 sent 至 这 trans-
mit pll 乘法器.
当 这 transmit 先进先出 是 绕过 (fifobyp
是 低), 和 rangesel
高 或者 spdsel 低, txfull
toggles 在 half 这 refclk 比率 至 提供 一个
character 比率 indication, 和 至 显示 当 数据 能 是 accepted.
51 重置
异步的
ttl 输入
主控 重置 为 内部的 逻辑.
搏动 低 为 一个 或者 更多 refclk 循环.
管脚 描述
(持续)
管脚 名字 i/o 特性 信号 描述
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