1-8 dsp56002/d, rev. 3 MOTOROLA
信号/管脚 描述
总线 控制
总线 控制
表格 1-7
总线 控制 信号
信号
名字
信号
类型
状态
在
重置
信号 描述
PS 输出 触发-陈述
程序 记忆 选择
—ps 是 asserted 低 为 外部 程序
记忆 进入. ps 是 触发-陈述 当 这 bg 或者 重置 信号 是
asserted.
DS 输出 触发-陈述
数据 记忆 选择
—ds 是 asserted 低 为 外部 数据 记忆
进入. ds
是 触发-陈述 当 这 bg 或者 重置 信号 是 asserted.
x/y 输出 触发-陈述
x/y 外部 记忆 选择
—this 输出 是 驱动 低 在
外部 y 数据 记忆 accesses. 它 是 也 驱动 低 在 外部
例外 vector fetches 当 运行 在 这 开发 模式.
x/y 是 触发-陈述 当 这 bg 或者 重置 信号 是 asserted.
BS 输出 牵引的
高
总线 select—
bs 是 asserted 当 这 dsp accesses 这 外部 总线,
和 它 acts 作 一个 early indication 的 imminent 外部 总线 进入 用
这 dsp56002. 它 将 也 是 使用 和 这 总线 wait 输入 wt 至
发生 wait states. bs 是 牵引的 高 当 这 bg 或者 重置 信号 是
asserted.
BR 输入 输入
总线 要求
—when 这 总线 要求 输入 (br) 是 asserted, 它 准许
一个 外部 设备, 此类 作 另一 处理器 或者 dma 控制, 至
变为 这 主控 的 这 外部 地址 和 数据 buses. 当 这
总线 是 released, 这 dsp 将 continue 内部的 行动 使用
内部的 记忆 spaces. 当 br 是 deasserted, 这 dsp56002 是 这
总线 主控.当 br 是 asserted, 这 dsp56002 将 释放 端口 一个,
包含 a0–a15, d0–d23, 和 这 总线 控制 信号 (ps, ds, x/y,
RD, wr, 和 bs) 用 放置 它们 在 这 高-阻抗 状态 之后
执行 的 这 电流 操作指南 有 被 完成.
便条: 至 阻止 erroneous 运作, 拉 向上 这 br 信号 当 它
是 不 在 使用.
BG 输出 牵引的
高
总线 grant
—when 这个 输出 是 asserted, 它 grants 一个 外部
设备的 要求 为 进入 至 这 外部 总线. 这个 输出 是
deasserted 在 硬件 重置.
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