描述
这 hynix hy5du283222 是 一个 134,217,728-位 cmos 翻倍数据 比率(ddr) 同步的 dram, ideally suited 为 这
要点-至-要点 产品 which 需要 高 带宽.
这 hynix 4mx32 ddr sdrams 提供 全部地 同步的 operations 关联 至 两个都 rising 和 下落 edges 的 这
时钟. 当 所有 地址 和 控制 输入 是 latched 在 the rising edges 的 这 ck (falling edges 的 这 /ck), 数据,
数据 strobes 和 写 数据 masks 输入 是 抽样 在 两个都rising 和 下落 edges 的它. 这 数据 paths 是 inter-
nally pipelined 和 2-位 prefetched 至达到 非常 高 带宽. 所有 输入和 输出 电压 水平 是 兼容
和 sstl_2.
特性
• 2.5v +/- 5% v
DD
和 v
DDQ
电源 供应
支持 300 / 275 / 250 / 200 mhz
• 2.8v +/- 5% v
DD
和 v
DDQ
电源 供应
支持 500/450/400/350mhz
• 所有 输入 和 输出 是 兼容 和 sstl_2
接口
• 12mm x 12mm, 144ball fbga和 0.8mm 管脚 程度
• 全部地 差别的 时钟 在puts (ck, /ck) 运作
• 翻倍 数据 比率 接口
• 源 同步的 - 数据 transaction 排整齐 至
双向的 数据 strobe (dqs0 ~ dqs3)
• 数据 输出 在 dqs edges 当 读 (edged dq)
数据 输入 在 dqs centers 当 写 (集中
dq)
• 数据(dq) 和 写 masks(dm) latched 在 这 两个都
rising 和 下落 edges 的 这 数据 strobe
• 所有 地址 和 控制 输入 除了 数据, 数据
strobes 和 数据 masks latched 在 这 rising edges
的 这 时钟
• 写 掩饰 字节 控制 用 dm (dm0 ~ dm3)
• 可编程序的 /cas latency 5, 4 和 3 supported
• 可编程序的 burst 长度 2 / 4 / 8 和 两个都
sequential 和 interleave 模式
• 内部的 4 bank 行动 和 单独的 搏动 /ras
• tras 锁-输出 函数 supported
• 自动 refresh 和 自 refresh supported
• 4096 refresh 循环 32ms
• half 力量 和 matched 阻抗 驱动器 选项
控制 用 emrs
订货 信息
部分 非.
电源
供应
时钟
频率
最大值 数据 比率 接口 包装
hy5du283222af-2
V
DD
2.8v
V
DDQ
2.8v
500MHz 1000mbps/管脚
sstl_2
12mm x 12mm
144ball fbga
hy5du283222af-22 450MHz 900mbps/管脚
hy5du283222af-25 400MHz 800mbps/管脚
hy5du283222af-28 350MHz 700mbps/管脚
hy5du283222af-33
V
DD
2.5v
V
DDQ
2.5v
300MHz 600mbps/管脚
hy5du283222af-36 275MHz 550mbps/管脚
hy5du283222af-4 250MHz 500mbps/管脚
hy5du283222af-5 200MHz 400mbps/管脚
HY5DU283222AF
rev. 0.7 / 六月. 20043
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